반응형 전체 글86 [전자/소자/반도체/기본] MOSFET에서 왜 채널이 형성될까? Accumulation부터 Inversion까지 MOSFET을 처음 배울 때 “Gate 전압을 가하면 Channel이 생긴다”는 말을 자주 듣습니다. 하지만 Silicon 안에 없던 통로가 갑자기 만들어지는 것은 아닙니다. Gate의 전기장이 반도체 표면의 Carrier 농도를 바꾸면서 전류가 흐를 수 있는 얇은 영역을 만드는 것입니다.이 과정을 이해하려면 MOSFET보다 먼저 MOS Capacitor를 살펴봐야 합니다.핵심부터 말하면p형 기판의 NMOS를 기준으로 Gate에 양전압을 올리면 다음 순서가 나타납니다.표면의 정공이 밀려나며 Depletion(공핍) 영역이 생깁니다.전압을 더 높이면 전자가 표면에 모입니다.표면이 전자 우세의 n형처럼 바뀌는 Inversion(반전) 상태가 됩니다.이 반전층이 n+ Source와 Drain을 이어 주면 MO.. 2026. 10. 15. [전자/소자/반도체] GAA Nanosheet의 Sheet 폭은 트랜지스터 성능을 어떻게 바꿀까? GAA Nanosheet는 얇은 Silicon Sheet를 Gate가 사방에서 감싸는 구조입니다. 같은 GAA라도 Sheet 폭에 따라 구동전류와 정전용량, 회로 속도가 달라집니다.폭을 넓히면 무조건 더 좋은 트랜지스터가 될까요? 결론은 전류는 커지지만 충전해야 할 Capacitance도 함께 증가하므로 용도와 Cell 면적까지 같이 봐야 한다입니다.핵심부터 말하면Nanosheet 폭 WNS를 늘리면 Gate가 제어하는 Channel 둘레, 즉 Effective Channel Width Weff가 커집니다. 같은 조건에서 더 많은 전하가 흐를 수 있으므로 On Current와 Transconductance가 증가합니다.하지만 넓어진 Channel은 Gate와 Parasitic Capacitance도 키웁.. 2026. 10. 15. [전자/소자/반도체] FeFET이란 무엇인가? 트랜지스터 하나가 데이터를 기억하는 원리 일반 MOSFET은 Gate 전압을 제거하면 원래 상태로 돌아갑니다. 그런데 FeFET은 한 번 가한 전압의 흔적을 기억해 전원이 꺼진 뒤에도 서로 다른 전류 상태를 유지할 수 있습니다. 별도의 저장 Capacitor나 Floating Gate 없이 트랜지스터 하나가 Memory Cell이 되는 이유는 Gate Stack 안의 Ferroelectric(강유전체) 에 있습니다.핵심부터 말하면FeFET(Ferroelectric Field-Effect Transistor)은 MOSFET의 Gate 절연막 일부에 Ferroelectric Layer를 넣은 소자입니다. 강유전체의 분극 방향은 외부 전계를 제거해도 남을 수 있으며, 이 Remanent Polarization(잔류 분극) 이 채널에 걸리는 유효 전계.. 2026. 10. 14. [전자/소자/반도체] Contact Resistance가 왜 차세대 트랜지스터 성능의 병목이 될까? Contact Resistance가 왜 차세대 트랜지스터 성능의 병목이 될까?채널 이동도를 높이고 Gate 길이를 줄여도 전류는 Source Contact로 들어가 채널을 지난 뒤 Drain Contact로 빠져나가야 합니다. 이 입구와 출구의 저항이 크면 채널을 개선해도 전체 전류는 크게 늘지 않습니다.핵심부터 말하면Contact Resistance(접촉저항) 는 금속과 Source/Drain 반도체의 경계에서 발생합니다. 소자가 작아지면 Channel Resistance는 줄지만 Contact 면적도 작아져 Contact Resistance는 커질 수 있습니다. 결국 Contact가 On Current와 Switching Speed를 제한합니다.즉, 차세대 트랜지스터에서는 채널만 빠르게 만드는 것보다.. 2026. 9. 26. [전자/소자/반도체] CFET이란 무엇인가? GAA 다음에는 왜 트랜지스터를 위아래로 쌓을까? FinFET 다음 구조인 GAA Nanosheet는 Gate가 채널의 네 면을 감싸도록 만들었습니다. Gate Control은 좋아졌지만, CMOS의 nFET과 pFET은 여전히 평면에서 각각 자리를 차지합니다.핵심부터 말하면CFET(Complementary Field-Effect Transistor) 은 nFET과 pFET을 나란히 놓는 대신 위아래로 적층하는 구조입니다. 두 소자의 가로 공간을 하나의 Footprint로 겹쳐 Standard Cell 면적을 줄입니다.GAA가 채널을 Gate로 더 잘 제어하기 위한 구조라면, CFET은 GAA 계열 소자를 수직으로 배치해 CMOS의 공간 효율까지 높이려는 접근입니다.GAA Nanosheet에서도 남는 공간은 무엇일까CMOS Inverter는 nFET과 .. 2026. 9. 23. [전자/소자/반도체] 실리콘 채널은 왜 더 이상 얇아지기 어려울까? 2D 소재가 필요한 이유 Gate 길이가 짧아질수록 Gate가 채널 전체를 지배하기 어려워집니다. 이를 해결하기 위해 FinFET과 Gate-All-Around처럼 Gate가 채널을 감싸는 구조가 등장했고, Silicon 채널도 계속 얇아졌습니다. 그렇다면 Silicon을 원자 몇 층까지 줄이면 스케일링 문제를 해결할 수 있을까요?핵심부터 말하면채널을 얇게 만들면 Gate의 Electrostatic Control은 좋아집니다. 하지만 Silicon이 극도로 얇아지면 양자 구속(Quantum Confinement), 계면 거칠기, 두께 편차, 이동도 저하와 결함 영향이 커집니다. 즉, 전기적으로는 얇을수록 유리하지만 재료와 계면의 관점에서는 계속 얇게 만들기 어려운 Trade-off가 생깁니다.2D Semiconductor는 원래.. 2026. 9. 22. [전자/소자/반도체]MOSFET의 이동도(Mobility)는 왜 전계가 강해지면 감소할까? MOSFET의 Gate 전압을 높이면 채널에 더 많은 전자가 모이므로 Drain 전류도 계속 이상적으로 증가할 것처럼 보입니다. 하지만 실제 소자에서는 Gate 전압이 커질수록 채널의 유효 이동도(Effective Mobility)가 낮아지는 현상이 나타납니다. 전자를 더 강하게 끌어모았는데 왜 오히려 이동은 어려워질까요?핵심부터 말하면Gate 전압이 증가하면 산화막에 수직한 전계(Vertical Field)가 강해지고, 반전층 전자들이 Si-SiO₂ 계면 가까이 압축됩니다. 전자가 계면에 가까워질수록 표면 거칠기와 계면 전하의 영향을 더 자주 받으며 산란합니다. 그 결과 채널 방향으로 이동하는 평균 속도가 전계에 비례해 증가하기 어려워지고, 측정되는 유효 이동도가 감소합니다.이 현상을 Mobility .. 2026. 9. 19. [전자/소자/반도체]트랜지스터의 Off Current(Ioff)는 왜 발생할까? 트랜지스터의 Gate 전압을 꺼짐 조건으로 만들면 Drain 전류도 정확히 0이 될 것처럼 보입니다. 하지만 실제 소자의 전류를 측정하면 매우 작더라도 전류가 남습니다. 이 전류를 보통 Off Current(Ioff) 또는 Off-state Leakage Current라고 부릅니다.핵심부터 말하면트랜지스터는 Gate 전압이 문턱전압(Threshold Voltage, Vth)보다 낮아도 완벽한 절연체가 되지 않습니다. 약한 반전 상태에서 흐르는 Subthreshold Leakage를 비롯해, Drain 전계에 의한 DIBL과 GIDL, 접합 누설, Gate 절연막 누설 등이 Off Current를 만듭니다.Ioff는 하나의 물리 현상 이름이라기보다 정해진 Off Bias 조건에서 측정되는 전체 Drain .. 2026. 9. 18. [전자/전기/회로/디스플레이]Clock Coupling은 왜 발생할까? 기생 커패시턴스와 전압 변동 디스플레이 회로를 시뮬레이션하다 보면 직접 연결하지 않은 내부 노드가 Clock 신호를 따라 순간적으로 올라가거나 내려가는 모습을 볼 수 있습니다. 회로도에는 선 하나 연결되어 있지 않은데, Clock의 상승·하강 순간마다 전압이 튀는 이유는 무엇일까요?핵심부터 말하면Clock Coupling은 빠르게 변하는 Clock 전압이 두 노드 사이의 기생 커패시턴스(Parasitic Capacitance)를 통해 전하를 전달하면서 발생합니다. 특히 전기적으로 떠 있거나 임피던스가 높은 노드는 들어온 전하를 빠르게 방전하지 못하므로 전압 변동이 크게 나타납니다.같은 원리를 의도적으로 사용하면 Bootstrap이 되고, 원하지 않는 노드에 나타나면 Feedthrough 또는 Coupling Noise가 됩니다.직접.. 2026. 9. 18. 이전 1 2 3 4 ··· 10 다음 반응형
