[전자/전기/회로/디스플레이]Clock Coupling은 왜 발생할까? 기생 커패시턴스와 전압 변동

디스플레이 회로를 시뮬레이션하다 보면 직접 연결하지 않은 내부 노드가 Clock 신호를 따라 순간적으로 올라가거나 내려가는 모습을 볼 수 있습니다. 회로도에는 선 하나 연결되어 있지 않은데, Clock의 상승·하강 순간마다 전압이 튀는 이유는 무엇일까요?

핵심부터 말하면

Clock Coupling은 빠르게 변하는 Clock 전압이 두 노드 사이의 기생 커패시턴스(Parasitic Capacitance)를 통해 전하를 전달하면서 발생합니다. 특히 전기적으로 떠 있거나 임피던스가 높은 노드는 들어온 전하를 빠르게 방전하지 못하므로 전압 변동이 크게 나타납니다.

같은 원리를 의도적으로 사용하면 Bootstrap이 되고, 원하지 않는 노드에 나타나면 Feedthrough 또는 Coupling Noise가 됩니다.

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직접 연결되지 않은 두 노드도 완전히 분리되지는 않는다

실제 TFT와 배선에는 회로도에 표시하지 않은 작은 커패시턴스가 존재합니다. TFT의 Gate와 Source·Drain 사이에는 중첩 구조에 따른 커패시턴스가 생기며, 가까이 지나가는 두 배선 사이에도 커플링 커패시턴스가 형성됩니다.

Clock 배선과 내부 노드 사이에 이러한 커패시턴스 Cc가 있다고 생각해 보겠습니다. Clock 전압이 짧은 시간에 ΔVCLK만큼 변하면 커패시터를 통해 대략 다음과 같은 전하 변화가 전달됩니다.

ΔQ ≈ Cc × ΔVCLK

Clock의 전압 변화량이 크거나 Cc가 클수록 전달되는 전하도 증가합니다. Clock의 Edge가 빠를수록 순간 커플링 전류도 커집니다.

i ≈ Cc × dVCLK/dt

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내부 노드의 전압은 얼마나 움직일까

전달된 전하는 내부 노드가 가진 전체 유효 커패시턴스 Ctotal에 저장됩니다. 노드가 순간적으로 떠 있다고 단순화하면 전압 변화는 다음과 같이 생각할 수 있습니다.

ΔVnode ≈ (Cc / Ctotal) × ΔVCLK

여기서 Ctotal은 해당 노드에서 보이는 모든 커패시턴스를 포함한 값입니다. 따라서 Clock과의 커플링 비율 Cc/Ctotal이 클수록 노드 전압이 많이 움직입니다.

실제 변화량은 이 식 하나로 완전히 결정되지 않습니다. 노드에 연결된 TFT의 상태, 저항성 경로, 다른 기생 커패시턴스, Clock의 Rise/Fall Time에 따라 전하 일부가 빠져나갈 수 있기 때문입니다. 그래도 “Clock 변화가 커플링 커패시턴스를 통해 전하를 밀어 넣고, 그 전하가 노드 전압을 바꾼다”는 핵심은 같습니다.

 

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Floating Node에서 더 크게 보이는 이유

Low-impedance 전원선처럼 강하게 전압이 고정된 노드는 외부에서 작은 전하가 들어와도 원래 전압으로 빠르게 돌아갑니다. 반면 TFT가 모두 꺼져 있는 Floating Node는 전하가 빠져나갈 경로가 제한적입니다. 그래서 같은 기생 커패시턴스가 있어도 전압 변화가 더 크게 보이고, 다음 동작 단계까지 일부 영향이 남을 수 있습니다.

Gate Driver의 Q 노드나 QB 노드, Pixel Circuit의 저장 노드처럼 전하 보존이 중요한 곳에서 Clock Coupling을 주의하는 이유입니다. 원치 않는 전압 상승은 TFT를 순간적으로 켤 수 있고, 전압 하강은 충분히 켜져 있어야 할 TFT의 구동 능력을 낮출 수 있습니다.

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Bootstrap과 Clock Coupling은 무엇이 다를까

두 현상의 물리적 원리는 모두 커패시터를 통한 전하 결합입니다. 차이는 설계자가 그 변화를 의도했는가에 있습니다.

Bootstrap 회로에서는 Clock 또는 출력의 상승을 커패시터로 내부 노드에 전달해 Gate 전압을 의도적으로 높입니다. 반대로 저장 노드가 원치 않게 흔들리거나 출력에 Spike가 생기는 경우는 보통 Clock Feedthrough 또는 Clock Coupling Noise로 다룹니다.

즉, 커패시턴스 자체가 항상 나쁜 것은 아닙니다. 필요한 결합은 충분히 확보하고, 민감한 노드로 향하는 불필요한 결합은 줄이는 것이 설계의 핵심입니다.

회로와 Layout에서는 어떻게 줄일까

Clock Coupling을 줄이는 대표적인 방법은 다음과 같습니다.

• Clock 배선과 민감한 노드의 간격을 넓혀 Cc를 줄입니다.
• 가능하면 차폐 배선을 두어 직접적인 전기장 결합을 완화합니다.
• 저장 커패시턴스를 조절해 노드의 전체 커패시턴스를 확보합니다.
• 민감한 구간에서 노드를 Low-impedance 상태로 고정하는 경로를 설계합니다.
• Clock 전환과 데이터 저장 시점이 겹치지 않도록 Timing을 조정합니다.
• 회로 기능이 허용한다면 지나치게 빠른 Clock Edge를 완화합니다.

다만 저장 커패시턴스를 크게 하면 면적과 충전 시간이 증가할 수 있고, Clock Edge를 느리게 하면 동작 속도에 영향을 줄 수 있습니다. 따라서 Coupling 감소는 면적, 속도, 소비전력과 함께 판단해야 합니다.

정리하면

Clock Coupling은 Clock과 주변 노드 사이의 기생 커패시턴스를 통해 전하가 이동하면서 발생합니다. Clock의 전압 변화와 Edge가 클수록, 커플링 커패시턴스가 클수록, 그리고 피해 노드가 Floating 상태에 가까울수록 전압 흔들림이 커집니다. 이 원리를 의도적으로 이용하면 Bootstrap이지만, 원하지 않는 위치에서는 오동작과 출력 Noise의 원인이 될 수 있습니다.