[전자/반도체] 기생 커패시턴스(Parasitic Capacitance)는 왜 회로를 느리게 만드는가

안녕하세요.
“기억하고자 하는 모든 것”을 담아내는 리멤버미입니다.

반도체나 회로 이야기를 보다 보면 “기생 커패시턴스(Parasitic Capacitance)”라는 말을 자주 보게 됩니다.
특히 MOSFET, 배선 지연, 고속 회로, 디스플레이 구동 회로 같은 내용을 볼 때 거의 빠지지 않고 등장합니다.

그런데 처음 이 개념을 접하면 이런 생각이 들 수 있습니다.

“커패시턴스가 있으면 전하를 저장한다는 건 알겠는데, 그게 왜 회로를 느리게 만들지?”
“기생이라는 말 그대로 의도하지 않은 성분이라면, 실제 속도에 얼마나 큰 영향을 주는 걸까?”

핵심만 먼저 말하면,
기생 커패시턴스는 회로 노드의 전압을 바꾸기 위해 더 많은 전하를 충전하거나 방전하게 만들고, 그 전하를 밀어 넣는 경로에는 항상 유한한 저항이 있기 때문에 결국 RC 지연이 커집니다.
즉, 회로가 느려지는 가장 본질적인 이유는 **“원하지 않는 C가 늘어날수록 전압이 바뀌는 시간이 길어지기 때문”**입니다.

---

먼저, 기생 커패시턴스란 무엇인가

이상적인 회로도에서는 커패시터를 우리가 넣은 곳에만 그립니다.
하지만 실제 반도체와 실제 배선에서는, 커패시터를 의도적으로 넣지 않아도 구조 자체 때문에 커패시턴스가 생깁니다.

예를 들면 이런 것들이 있습니다.

게이트와 채널 사이의 산화막 때문에 생기는 capacitance,
게이트와 소스/드레인 겹침(overlap) 때문에 생기는 capacitance,
드레인/소스와 바디 사이의 접합(junction) capacitance,
금속 배선과 기판 또는 인접 배선 사이의 interconnect capacitance가 대표적입니다.

즉, 기생 커패시턴스는 “회로도에 일부러 그려 넣지 않았지만 실제 구조 때문에 자연스럽게 따라오는 C”라고 이해하면 됩니다.

---

왜 느려지는가: 결국 전압을 바꾸는 데 시간이 걸리기 때문이다

회로 속도를 이해할 때 가장 중요한 식 중 하나는 다음입니다.

i = C·(dV/dt)

이 식은 아주 단순하지만 의미가 강합니다.
어떤 노드의 전압을 빠르게 바꾸고 싶으면, 그 노드에 연결된 커패시턴스를 빠르게 충전하거나 방전해야 합니다.
그런데 C가 커질수록 같은 속도로 전압을 바꾸기 위해 더 큰 전류 i가 필요합니다.

반대로 말하면,
구동할 수 있는 전류가 정해져 있다면 C가 클수록 dV/dt는 작아집니다.
즉, 전압 변화가 느려집니다.

이걸 회로적으로 더 익숙한 형태로 보면 보통 이렇게 정리합니다.

τ = R·C
t_delay ≈ 0.69·R·C

여기서 R은 그 노드를 충전하거나 방전하는 경로의 유효 저항이고, C는 그 노드에 매달린 전체 커패시턴스입니다.

결국 기생 커패시턴스가 커진다는 것은
회로가 의도하지 않은 추가 C를 계속 달고 다니는 것이고,
그 결과 RC time constant가 증가해서 출력 전압의 상승 시간(rise time), 하강 시간(fall time), 전파 지연(propagation delay)이 모두 늘어나게 됩니다.

---

MOSFET 관점에서 보면 왜 더 실감 나는가

MOSFET은 단순한 이상 스위치가 아닙니다.
켜지면 저항이 0이 되는 완벽한 소자도 아니고, 주변에 커패시턴스가 하나도 없는 소자도 아닙니다.

실제 MOSFET에는 다음과 같은 기생 성분이 따라옵니다.

게이트-소스 커패시턴스 Cgs,
게이트-드레인 커패시턴스 Cgd,
드레인-바디 및 소스-바디 접합 커패시턴스,
그리고 다음 단계 게이트를 구동할 때 보게 되는 입력 커패시턴스까지 모두 포함됩니다.

예를 들어 인버터 출력이 다음 단계 MOSFET 게이트를 구동한다고 생각해보면,
이전 단계는 결국 다음 단계의 게이트 커패시턴스와 배선 기생 커패시턴스를 함께 충전해야 합니다.

그래서 fan-out이 커질수록,
즉 한 출력이 더 많은 입력을 물고 있을수록 속도가 느려지는 것입니다.
이것도 본질적으로는 “더 큰 총 커패시턴스를 충전해야 하기 때문”입니다.

---

특히 Cgd는 왜 더 까다로운가: Miller 효과

기생 커패시턴스 중에서도 Cgd는 자주 따로 언급됩니다.
이유는 게이트와 드레인 사이에 걸려 있어서, 스위칭 중 입력과 출력이 함께 변할 때 영향이 더 크게 보일 수 있기 때문입니다.

출력이 빠르게 변하는 동안 Cgd를 통해 게이트 쪽으로 전하가 다시 보이게 되면, 입력에서 본 유효 커패시턴스가 더 커진 것처럼 작동할 수 있습니다.
이 현상을 보통 Miller effect와 연결해서 설명합니다.

쉽게 말하면, 단순히 “작은 커패시터 하나가 더 붙었다” 수준이 아니라
스위칭 순간에는 체감되는 부하가 더 커지는 방향으로 작용할 수 있다는 뜻입니다.

그래서 고속 디지털 회로, 아날로그 증폭기, 디스플레이 구동 회로 모두에서 Cgd와 배선 커플링은 상당히 중요한 속도 저하 원인이 됩니다.

 

---

배선도 회로를 느리게 만든다: distributed RC의 관점

기생 커패시턴스는 소자 안에만 있는 것이 아닙니다.
실제로는 긴 금속 배선이 속도를 더 크게 제한하는 경우도 많습니다.

배선이 길어지면 저항 R도 늘고, 기판이나 인접 금속선과의 정전 결합 때문에 커패시턴스 C도 늘어납니다.
즉, 배선 하나가 사실상 작은 R과 C가 여러 구간에 걸쳐 분포된 distributed RC network처럼 동작하게 됩니다.

이 경우 신호는 한 번에 끝까지 전달되지 않습니다.
가까운 쪽부터 조금씩 충전되고, 그 다음 구간이 또 충전되고, 마지막 끝단은 더 늦게 반응합니다.

그래서 긴 배선 끝에서 본 파형은 처음보다 늦게 도착하고, 모서리(edge)가 무뎌지고, 때로는 원하는 타이밍 안에 충분한 전압까지 못 올라가는 문제까지 생깁니다.

즉, 회로가 느려진다는 말은 단순히 “클럭 주파수가 낮아진다”는 뜻만이 아니라,
신호의 형태 자체가 퍼지고 둔해진다는 뜻이기도 합니다.

---

디지털 회로에서는 어떤 문제가 생길까

디지털 회로에서는 속도가 생명입니다.
출력이 늦게 바뀌면 setup time이나 hold time을 만족하지 못할 수 있고,
클럭 주파수를 더 높이고 싶어도 timing violation 때문에 한계에 걸립니다.

또 rise/fall time이 길어지면 다음 단계 트랜지스터가 완전히 꺼지거나 켜지는 중간 영역을 오래 지나게 됩니다.
그러면 단순히 느려지는 것에서 끝나지 않고, 순간적인 단락 전류(short-circuit current)가 커져 전력 소모까지 증가할 수 있습니다.

즉, 기생 커패시턴스는 속도를 낮추고, 전력을 더 먹게 하고, 타이밍 마진까지 줄이는 방향으로 작용합니다.

---

아날로그와 디스플레이 회로에서는 왜 더 민감할까

아날로그 회로나 디스플레이 구동 회로에서는 기생 커패시턴스가 단순한 속도 저하 이상으로 보입니다.

예를 들어 source follower에서는 출력 노드가 부하 커패시턴스를 직접 충전해야 하므로 settling time이 길어질 수 있고,
샘플링 회로에서는 charge sharing이나 feedthrough 문제와 연결될 수 있습니다.
게이트 드라이버나 픽셀 회로에서도 clock line, scan line, storage node 주변의 기생 성분 때문에 신호 왜곡, kickback, 응답 지연이 생길 수 있습니다.

즉, 디지털에서는 “늦다”로 끝날 수 있는 문제가 아날로그나 디스플레이에서는
정확도 저하, 오차 증가, 파형 왜곡으로까지 이어질 수 있습니다.

---

설계자는 어떻게 줄이려고 할까

기생 커패시턴스를 완전히 없앨 수는 없습니다.
하지만 줄이는 방향은 꽤 명확합니다.

배선을 짧게 하고, 불필요한 금속 중첩을 줄이고, 민감한 노드의 면적을 키우지 않고, 필요하면 버퍼를 넣어 한 번에 보아야 하는 부하를 나누고, 공정과 레이아웃 차원에서는 간격, 층 선택, 실드 구조 등을 최적화합니다.

결국 설계의 핵심은 R과 C를 동시에 관리해서 원하는 시간 안에 원하는 전압이 도달하도록 만드는 것입니다.

---

추가로 기억하면 좋은 포인트

기생 커패시턴스가 크면 속도만 느려지는 것이 아닙니다.
충방전할 때 필요한 에너지도 커집니다.

보통 동적 전력은 이런 형태로 자주 정리합니다.

E = (1/2)·C·V²
P_dynamic ≈ α·C·V²·f

즉, C가 커질수록 한 번 스위칭할 때 드는 에너지도 커집니다.
그래서 기생 커패시턴스는 결국 속도와 전력 둘 다에 불리한 요소입니다.

---

마무리하며

기생 커패시턴스는 이름만 보면 부수적인 효과처럼 들리지만, 실제 회로에서는 생각보다 훨씬 본질적인 속도 제한 요소입니다.

회로가 어떤 노드의 전압을 바꾼다는 것은 결국 전하를 움직이는 일이고, 커패시턴스가 크다는 것은 그만큼 더 많은 전하를 움직여야 한다는 뜻입니다.
그리고 그 경로에는 언제나 저항이 있으므로 RC 지연은 피할 수 없습니다.

그래서 “기생 커패시턴스가 왜 회로를 느리게 만드는가?”라는 질문의 가장 간단한 답은 이것입니다.

원하지 않는 커패시턴스가 늘어나면, 회로는 더 많은 전하를 더 오래 충전해야 하기 때문입니다.
그리고 그 결과는 rise/fall time 증가, propagation delay 증가, 전력 증가, 신호 왜곡으로 이어집니다.

반도체나 디스플레이 회로를 볼 때 파형이 예상보다 느리거나, 에지가 무뎌지거나, 타이밍이 밀리는 현상이 보인다면