[전자/반도체] 드레인 유도 장벽 저하(DIBL _ Drain-Induced Barrier Lowering)는 왜 짧은 채널에서 심해지는가 (short-channel effect)

안녕하세요.
“기억하고자 하는 모든 것”을 담아내는 리멤버미입니다.

 

반도체 소자 이야기를 하다 보면 짧은 채널(short channel)에서 나타나는 여러 현상 중 하나로 DIBL(Drain-Induced Barrier Lowering) 이라는 말을 자주 보게 됩니다.
특히 MOSFET 스케일링, 누설 전류, 문턱전압 변화, short-channel effect를 설명할 때 거의 빠지지 않고 등장합니다.

그런데 처음 이 개념을 접하면 이런 생각이 들 수 있습니다.

“문턱전압은 gate가 정하는 것 아닌가?”
“왜 drain 전압이 커졌다고 source 쪽 장벽까지 낮아지지?”

“그리고 왜 이 현상이 짧은 채널에서 훨씬 더 심해지는 걸까?”

핵심만 먼저 말하면,
DIBL이 짧은 채널에서 심해지는 이유는 gate가 혼자 채널의 전위 장벽을 지배하지 못하고, drain의 전기장과 depletion region이 source 쪽 barrier 형성에까지 영향을 주기 때문입니다.
채널이 길 때는 drain의 영향이 멀리까지 잘 전달되지 않지만, 채널이 짧아지면 source와 drain이 electrostatics 관점에서 서로 가까워져서 drain 전압이 source-channel barrier를 직접 낮추게 됩니다. 그 결과 문턱전압은 내려가고, OFF 상태 누설 전류는 커집니다.

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먼저, DIBL이란 무엇인가

DIBL은 말 그대로 drain 전압이 올라갈수록 source에서 channel로 들어가기 위한 에너지 장벽이 낮아지는 현상입니다.
조금 더 회로적으로 말하면, VDS가 증가할 때 Vth가 감소하는 short-channel effect라고 이해하면 가장 쉽습니다. 실제 모델과 강의 자료에서도 DIBL은 “drain bias가 커질수록 threshold voltage가 낮아지는 현상”으로 설명됩니다.

원래 이상적으로는 gate 전압이 채널 표면 전위를 충분히 끌어올려야 source 쪽에서 전자가 넘어올 수 있어야 합니다.
즉, “트랜지스터를 켜는 기준”은 gate가 주도해야 합니다.

하지만 짧은 채널에서는 drain 쪽 전압이 커질수록 drain depletion region이 channel 안쪽으로 더 깊게 파고들고, 그 전기장이 source 근처 장벽에도 영향을 줍니다.
그러면 gate를 예전만큼 올리지 않아도 barrier가 낮아져 전류가 더 쉽게 흐르게 됩니다. 이것이 바로 DIBL입니다.

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왜 긴 채널에서는 덜 심하고, 짧은 채널에서는 심할까

이 질문의 답은 결국 전기장의 도달 범위와 gate의 지배력에 있습니다.

채널이 충분히 길면 source와 drain은 물리적으로 멀리 떨어져 있습니다.
그래서 drain 쪽의 전위 변화가 source 근처 barrier까지 크게 전달되기 어렵습니다. 이 경우 채널 중앙 영역이 일종의 완충 구간처럼 작동하고, gate가 채널 전위를 비교적 안정적으로 통제합니다.

반대로 채널 길이가 짧아지면 source와 drain의 전기적 거리가 급격히 가까워집니다.
이때는 drain에서 생긴 depletion region과 전기장이 채널 깊숙이, 더 나아가 source 근처 surface barrier까지 영향을 줄 수 있습니다. UC Davis 강의 자료도 DIBL을 “drain depletion region이 source 근처 채널 표면과 상호작용해 source potential barrier를 낮추는 현상”으로 설명하고 있고, BSIM4 모델 문서도 채널이 짧아질수록 Vth가 drain bias에 더 크게 의존한다고 정리합니다.

즉, 긴 채널에서는
gate >> drain 영향 이고,

짧은 채널에서는
gate > drain 이 아니라 gate와 drain이 함께 barrier를 건드리는 구조가 되어버립니다.

그래서 DIBL은 본질적으로 “drain이 gate의 일을 일부 빼앗아 오는 현상”이라고 이해하면 감이 잘 옵니다.

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에너지 장벽 관점에서 보면 왜 더 이해가 쉬운가

MOSFET의 OFF 상태를 아주 직관적으로 보면, source에서 channel로 캐리어가 들어오지 못하게 하는 “언덕”이 하나 있다고 생각할 수 있습니다.
이 언덕의 높이가 충분히 높으면 전류가 잘 안 흐르고, 낮아지면 전류가 흐르기 쉬워집니다.

긴 채널에서는 이 언덕의 높이를 주로 gate가 정합니다.
그런데 짧은 채널에서는 drain 전압을 높이는 것만으로도 drain 쪽 전위가 channel 전위 분포를 끌어내리면서 source 근처 barrier까지 낮춰버립니다.
결국 source 입장에서는 “gate가 덜 열어도 이미 장벽이 낮아진 상태”가 됩니다.

그래서 DIBL을 단순히 “문턱전압이 조금 흔들리는 현상” 정도로 보면 아쉽습니다.
실제로는 source-channel barrier를 gate만이 아니라 drain도 함께 조절하게 되는 electrostatic integrity 붕괴에 가깝습니다. Berkeley 계열 자료도 short-channel effect를 poor electrostatic integrity의 증상으로 설명하면서, DIBL을 VDS 증가에 따른 Vt 감소로 정리합니다.

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depletion region은 왜 중요한가

DIBL 설명에서 depletion region 이야기가 계속 나오는 이유는,
짧은 채널 문제의 핵심이 단순한 “거리”만이 아니라 공핍영역이 채널을 얼마나 잠식하느냐와도 직접 연결되기 때문입니다.

drain에 높은 전압이 걸리면 drain-body 접합 근처의 depletion width가 커집니다.
BSIM4 문서도 drain voltage 때문에 drain 근처의 Xdep가 더 커진다고 설명합니다. 채널이 길면 이 공핍영역 증가가 채널 전체를 흔들기 어렵지만, 채널이 짧으면 drain 쪽 공핍영역 확장이 source 쪽 barrier 형성에까지 연결됩니다.

즉, 채널 길이가 짧아질수록 “drain depletion region의 확장”과 “source barrier의 안정성”이 서로 완전히 분리되지 못합니다.

바로 그 순간부터 DIBL이 강하게 보이기 시작합니다.

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그래서 실제로 무엇이 나빠지는가

DIBL이 커지면 가장 먼저 나타나는 문제는 문턱전압 저하입니다.
같은 소자라도 VDS를 높였을 때 Vth가 더 작게 측정됩니다. 그래서 ID-VG 곡선을 낮은 VDS와 높은 VDS에서 각각 그려 보면, 높은 VDS 조건에서 곡선이 왼쪽으로 이동하는 식으로 보이는 경우가 많습니다.

그 다음으로는 OFF-state leakage 증가가 커집니다.
원래 꺼져 있어야 하는 영역에서도 source 쪽 barrier가 낮아졌기 때문에 캐리어가 더 쉽게 넘어옵니다. UC Davis 자료도 DIBL이 source barrier를 낮춰 gate 영향 없이 캐리어 주입이 쉬워지고, leakage current와 연결된다고 설명합니다.

결국 회로 수준에서는 이런 문제가 이어집니다.

낮은 대기 전력 설계가 어려워지고, standby leakage가 증가하고, Vth variation이 커져 설계 마진이 줄고,
공정이 더 미세해질수록 OFF 특성 관리가 더 까다로워집니다.

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DIBL은 보통 어떻게 수치화할까

DIBL은 보통 drain 전압 변화에 대해 문턱전압이 얼마나 움직였는가로 봅니다.
실무나 논문에서는 흔히 아래 같은 형태로 정리합니다.

DIBL = -(ΔVth / ΔVDS)

단위는 보통 mV/V를 많이 씁니다.

의미는 단순합니다.
VDS를 올렸더니 Vth가 많이 떨어질수록 DIBL이 큰 소자라는 뜻입니다.
즉, 숫자가 클수록 drain이 gate의 통제력을 더 많이 흔들고 있다는 의미입니다. Berkeley BSIM 자료와 여러 소자 강의 자료도 DIBL을 Vth의 drain-bias 의존성으로 다룹니다.

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DIBL과 punchthrough는 같은 것일까

둘은 비슷하게 묶여 설명되는 경우가 많지만, 완전히 같은 현상은 아닙니다.

DIBL은 먼저 표면 근처 barrier가 drain 영향으로 낮아지는 현상입니다.
반면 punchthrough는 source와 drain의 depletion region이 더 깊은 영역에서 사실상 이어져 버리면서, gate가 막아야 할 전류 경로 자체가 무너지기 시작하는 현상에 가깝습니다.

UC Davis 강의 자료도 surface DIBL happens before deep bulk punchthrough라고 구분합니다.
즉, DIBL은 punchthrough로 가기 전 단계에서 먼저 나타나는 “electrostatic control 악화의 신호”로 보면 됩니다.

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왜 body effect는 짧은 채널에서 상대적으로 약해 보일까

이 부분은 DIBL을 이해할 때 같이 기억하면 좋은 포인트입니다.

긴 채널에서는 Vth가 body bias에 따라 꽤 잘 바뀝니다.
그만큼 body가 depletion region과 channel barrier 형성에 영향을 줄 수 있기 때문입니다.

그런데 BSIM4 문서는 채널이 짧아질수록 Vth의 body-bias 의존성이 약해진다고 설명합니다. 이유는 짧은 채널에서 body가 depletion region을 지배하는 힘이 약해지고, 대신 source/drain 쪽 electrostatics 영향이 커지기 때문입니다.

즉, 짧은 채널에서는 body도 예전만큼 못 잡고, gate도 혼자 다 못 잡고, 그 틈을 drain이 더 강하게 파고드는 구조가 됩니다.

그래서 DIBL이 더 두드러지게 보이는 것입니다.

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설계와 공정에서는 어떻게 줄이려고 할까

DIBL을 줄인다는 것은 결국 drain이 channel barrier를 건드리지 못하게 하고, gate의 electrostatic control을 되찾아오는 것입니다.

대표적인 방향은 비교적 명확합니다.

채널을 너무 짧게만 만들지 않도록 effective channel control을 개선하고,
junction을 더 얕게 만들어 drain depletion region의 과도한 확장을 줄이고,
채널 또는 표면 근처 doping profile을 조절해 barrier를 더 단단하게 만들고,
평면 구조보다 gate control이 더 좋은 멀티게이트 구조(FinFET, GAA)로 넘어가는 것이 대표적입니다. UC Davis 자료도 higher surface/channel doping과 shallow junctions가 DIBL을 줄이는 방향이라고 설명합니다. 또한 modern FET들이 electrostatic integrity 향상을 목표로 발전해 온 배경과도 맞닿아 있습니다.

결국 DIBL 문제는 “drain 전압이 높아서 생긴다”라기보다,
그 drain 전압을 gate가 충분히 차단하지 못하는 구조가 되었기 때문에 생긴다고 보는 편이 더 정확합니다.

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마무리하며

드레인 유도 장벽 저하(DIBL)는 이름만 보면 drain 쪽에서 생기는 국소적인 효과처럼 들리지만, 실제로는 짧아진 채널에서 gate 지배력이 무너지는 대표적인 short-channel effect입니다.

채널이 길 때는 drain의 영향이 source barrier까지 잘 전달되지 않습니다.
하지만 채널이 짧아지면 drain depletion region과 전기장이 channel 전체 전위 분포를 흔들고, 결국 source 쪽 barrier까지 낮추게 됩니다.
그 결과 VDS가 커질수록 Vth가 낮아지고, OFF leakage는 증가합니다.

그래서 “DIBL은 왜 짧은 채널에서 심해지는가?” 라는 질문의 가장 간단한 답은 이것입니다.

채널이 짧아질수록 drain이 source-channel barrier에 직접 영향을 줄 수 있을 만큼 가까워지고, 그만큼 gate의 전기적 지배력이 약해지기 때문입니다.

즉, DIBL은 단순한 수치 하나가 아니라, 미세화된 트랜지스터가 얼마나 제대로 electrostatics를 유지하고 있는지를 보여주는 중요한 지표라고 볼 수 있습니다.