[전자/반도체] Forksheet FET이란 무엇인가? GAA 다음 구조가 필요한 이유

집을 작게 지어도 집 사이의 간격이 그대로라면 단지 전체 면적은 생각만큼 줄지 않습니다. 반도체에서도 소자 자체의 크기와 소자 사이의 공간은 별개의 문제입니다.

Forksheet FET은 절연벽(Dielectric Wall)을 활용해 Nanosheet 기반 소자들을 더 조밀하게 배치하려는 구조입니다. 초기 구조의 핵심은 nFET과 pFET 사이 간격을 줄이는 데 있습니다. GAA 이후 모든 회사가 반드시 거쳐야 하는 확정된 단계라기보다, Nanosheet 기술의 축소 여지를 넓히는 선택지로 이해하면 좋습니다.

1. GAA가 해결한 문제와 남겨 둔 문제

GAA(Gate-All-Around)는 Gate가 채널을 모든 방향에서 감싸도록 해 짧은 채널에서도 전류를 제어하기 쉽게 만듭니다. 채널을 얇게 만들고 전기장을 잘 제어하는 데 유리한 구조입니다.

하지만 CMOS 회로에는 nFET과 pFET이 함께 들어갑니다. 두 소자의 Gate 재료와 Source/Drain 형성 조건을 구분하고, 공정 중 서로 영향을 주지 않도록 공간을 확보해야 합니다.

따라서 Gate가 채널을 잘 제어한다는 사실만으로 N/P 간격까지 마음대로 줄일 수는 없습니다. Forksheet는 바로 이 배치·공정상의 제약을 다룹니다.

2. 초기 Forksheet는 가운데 벽을 세운다

초기 Inner Wall Forksheet에서는 nFET과 pFET 사이에 얇은 절연벽을 먼저 형성합니다. 이 벽은 양쪽 Gate를 형성하는 공간을 물리적으로 나누어, 서로 다른 소자 영역을 가까이 배치하는 데 도움을 줍니다.

단면을 보면 채널이 벽 양쪽으로 뻗고 Gate가 이를 감싸는 모습이 갈라진 가지처럼 보입니다. 여기서 Forksheet라는 이름이 나왔습니다.

다만 벽에 붙은 면까지 Gate가 완전히 감싸지는 못합니다. 초기 구조는 일반적인 완전한 GAA와 구분되는 Tri-gate 형태입니다. 벽을 넣기만 하면 전기적 제어력이 무조건 좋아진다고 설명하는 것은 정확하지 않습니다. imec의 초기 Forksheet 구조와 전기적 실증

3. 줄어든 공간을 어디에 사용할까?

첫 번째 선택은 셀 높이를 줄여 같은 면적에 더 많은 논리회로를 넣는 것입니다. 두 번째는 셀 높이를 유지하면서 채널 폭을 넓혀 더 큰 구동 전류를 확보하는 것입니다.

즉, 공간 여유를 밀도와 성능 사이에서 어떻게 배분할지 선택할 수 있습니다. 다만 실제 전류는 채널 폭 외에도 접촉저항, 기생 정전용량, 이동도에 영향을 받습니다.

문제는 벽을 얇고 균일하게 만드는 일입니다. 공정 초기에 형성한 벽은 이후 식각 과정에서 손상되거나 더 얇아질 수 있습니다. N/P별 공정을 구분하는 마스크도 좁은 벽 위에 정확히 정렬해야 합니다.

CMOS 인버터처럼 양쪽 Gate를 같은 입력에 연결할 때는 벽을 가로지르는 연결도 고민해야 합니다. 면적을 줄이려던 구조가 배선과 기생성분 부담을 만들 수 있는 것입니다.

4. Outer Wall Forksheet는 무엇이 다를까?

이 한계를 줄이기 위해 절연벽을 셀 가운데에서 셀 경계 쪽으로 옮기는 Outer Wall 구조가 연구됩니다. 이 경우 벽은 인접한 같은 극성의 소자 영역 사이에서 공유될 수 있습니다.

벽의 위치가 달라지면 셀 내부 N/P Gate 연결을 쉽게 하고, 벽을 형성하는 시점도 조정할 수 있습니다. 그래서 ‘Forksheet는 항상 N/P 사이에 벽이 있다’고 일반화하면 최신 변형을 놓치게 됩니다.

imec은 2025년 Outer Wall 구조의 장점을 시뮬레이션으로 제시했습니다. 이 자료의 예측 성능을 완성된 양산 제품의 측정 결과와 구분해야 합니다. imec의 Inner Wall과 Outer Wall 비교

 

5. CFET과는 어떻게 다를까?

Forksheet가 주로 옆으로 놓인 소자들의 간격을 다룬다면, CFET은 nFET과 pFET을 위아래로 겹치는 접근입니다. 두 구조는 면적 축소라는 목표를 공유하지만, 공간을 사용하는 방식과 공정 난도가 다릅니다.

Nanosheet 기술을 얼마나 더 유지할지, 언제 CFET으로 넘어갈지는 공정 성숙도와 회로 요구에 따라 달라집니다. 연구 로드맵의 구조 순서를 모든 제조사의 확정 일정으로 받아들일 필요는 없습니다. NanoIC의 Forksheet 기술 설명

Forksheet에서 기억할 점은 벽 자체보다 그 벽이 어떤 공정 간격을 줄이고, 어떤 연결을 어렵게 만드는가입니다. 미세화는 채널을 작게 만드는 문제를 넘어 소자 사이의 공간을 설계하는 문제로 이어집니다.