[전자/반도체] Subthreshold Swing(SS)은 왜 60mV/dec 이하로 내려가기 어려운가

안녕하세요.
“기억하고자 하는 모든 것”을 담아내는 리멤버미입니다.

 

MOSFET의 스위칭 특성을 이야기할 때 자주 나오는 숫자가 있습니다.
바로 60mV/dec 입니다. 반도체를 공부하다 보면 “이상적인 MOSFET의 서브스레시홀드 스윙은 상온에서 60mV/dec”라는 말을 정말 많이 보게 됩니다. MIT 강의 자료와 Berkeley 자료도, conventional MOSFET의 SS는 상온에서 60mV/dec보다 더 좋아지기 어렵다는 점을 공통적으로 설명합니다.

그런데 처음 들으면 이런 의문이 생깁니다.

“게이트를 더 잘 만들면 50mV/dec, 40mV/dec도 가능한 것 아닌가?”
“산화막을 더 얇게 하면 무조건 더 가파르게 켜질 수 있는 것 아닌가?”
“왜 하필 60이라는 숫자가 그렇게 자주 한계처럼 등장할까?”

핵심만 먼저 말하면,
기존 MOSFET은 기본적으로 열에 의해 퍼진 캐리어 분포, 즉 Boltzmann tail을 가진 전자들이 source 쪽 장벽을 넘어오는 thermionic emission 방식으로 켜지기 때문에, 상온에서는 60mV/dec가 근본적인 기준처럼 작동합니다. 그리고 실제 소자에서는 depletion capacitance, interface trap, 비이상적인 전기적 결합 때문에 보통 이 값보다 더 나빠집니다.

 

2026.04.12 - [기억하고 싶은 지식/반도체] - [전자/반도체] 서브스레시홀드(Subthreshold) 영역이란 무엇인가: 꺼진 것 같은데 왜 전류가 흐를까

[전자/반도체] 서브스레시홀드(Subthreshold) 영역이란 무엇인가: 꺼진 것 같은데 왜 전류가 흐를까

 

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먼저, SS가 무엇인지부터 다시 보면

Subthreshold Swing, 줄여서 SS는
드레인 전류가 10배(1 decade) 변하는 데 필요한 게이트 전압 변화량입니다.
즉, 값이 작을수록 작은 전압 변화만으로 전류를 더 빠르게 줄이거나 늘릴 수 있다는 뜻입니다. 그래서 SS가 작을수록 스위치가 더 “날카롭게” 켜지고 꺼진다고 이해하면 됩니다. Chenming Hu의 Berkeley 교재는 SS를 room temperature에서 η×60mV로 설명하고, MIT 자료도 이상적 subthreshold slope가 상온에서 60mV/dec라고 정리합니다.

식으로 쓰면 보통 아래처럼 정리합니다.

SS = (dV_GS / d(log10 I_D))
≈ (ln10) × (kT/q) × (1 + C_dep / C_ox)

또는 body factor를 η 또는 n으로 놓고,

SS = (ln10) × (kT/q) × η

처럼 많이 씁니다. Berkeley 자료는 바로 이 형태로 S = ln(10)·kT/q·(1 + C_dep/C_ox) 를 제시하고, 상온에서는 이것이 최소 60mV/dec가 된다고 설명합니다.

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왜 하필 60mV/dec일까

이 숫자는 우연히 나온 값이 아닙니다.
핵심은 kT/q, 즉 thermal voltage에 있습니다.

상온 300K 근처에서 kT/q는 약 25.9mV이고, 여기에 ln10을 곱하면 약 59.6mV가 됩니다. 그래서 이상적인 경우의 SS가 대략 60mV/dec로 나타납니다. MIT의 나노전자 강의 자료는 “room temperature에서 optimum subthreshold slope는 60mV/decade”라고 직접 설명하고, Berkeley 자료도 이 한계를 thermal voltage 또는 Boltzmann limit로 표현합니다.

즉, 전류가 gate 전압에 대해 지수적으로 변하는 근본 원인이 ‘열적으로 퍼져 있는 캐리어 분포’에 있기 때문에, 그 지수의 기울기에도 온도 기반의 한계가 생기는 것입니다. 다시 말해 conventional MOSFET은 “문을 열어주는 방식”은 gate가 담당하지만, 실제로 장벽을 넘는 전자들의 에너지 분포는 thermal statistics를 따르기 때문에, 아무리 구조를 다듬어도 상온에서 60mV/dec보다 근본적으로 더 가파르게 만들기 어렵습니다.

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기존 MOSFET은 ‘장벽 높이’를 바꾸는 소자다

이 부분을 이해하면 60mV/dec 한계가 훨씬 직관적으로 보입니다.

기존 MOSFET에서 gate 전압이 하는 일은,
대체로 source 쪽에서 channel로 들어가는 에너지 장벽의 높이를 낮추는 것입니다.
그러면 source 쪽에 있던 전자들 중 더 많은 전자가 그 장벽을 넘어 drain 방향으로 이동하게 됩니다. Berkeley 자료는 MOSFET의 subthreshold swing 기원을 설명하면서, gate가 channel potential을 조절하고, 이로 인해 electron concentration이 Boltzmann 통계에 따라 지수적으로 증가한다고 설명합니다.

중요한 점은, gate가 전자들의 에너지 분포 자체를 날카롭게 잘라내는 것이 아니라, 이미 열적으로 퍼져 있는 전자들 앞의 장벽을 위아래로 움직인다는 것입니다. 그래서 전류의 on/off 전환은 결국 Boltzmann tail을 가진 전자들이 장벽을 얼마나 넘어오느냐에 의해 결정되고, 이게 바로 “Boltzmann limit”라는 표현으로 이어집니다. conventional MOSFET이 상온에서 60mV/dec보다 더 가파르게 켜지기 어려운 이유가 여기 있습니다.

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그렇다면 ‘이상적인’ MOSFET이라면 60mV/dec를 정확히 달성할까

이론적으로는 가장 이상적인 경우에 가까우면 가능합니다.
하지만 실제 MOSFET은 거의 항상 그보다 나빠집니다.

그 이유는 gate 전압 변화가 channel surface potential로 100% 전달되지 않기 때문입니다. Berkeley 교재는 이를 capacitive divider로 설명하면서, subthreshold factor η가 1 + C_dep/C_ox 형태가 된다고 정리합니다. 즉, 산화막 capacitance만 있는 것이 아니라 depletion capacitance도 같이 작용하므로, gate 전압 1이 들어와도 channel barrier는 그보다 덜 움직입니다. 결과적으로 SS는 60mV/dec보다 커지게 됩니다.

쉽게 말하면 이런 느낌입니다.

• 이상적인 경우: gate가 barrier를 거의 그대로 밀어줌
• 실제 MOSFET: 중간에 depletion 영역이 끼어 있어서 gate 효과가 일부만 전달됨

그래서 실무에서 보는 SS는 60mV/dec보다 조금 큰 것이 보통이고, Berkeley 자료는 state-of-the-art MOSFET에서도 대략 ~100mV/dec 수준을 언급합니다. Chenming Hu 교재 역시 η가 1보다 크면 SS는 η×60mV가 된다고 설명합니다.

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interface trap이 있으면 왜 더 나빠질까

실제 소자에서는 depletion capacitance만 문제가 아닙니다.
interface trap도 SS를 악화시키는 대표적인 원인입니다.

Chenming Hu 교재는 interface states가 존재하면, surface potential이 바뀔 때 이 trap들이 전자를 채우거나 비우면서 추가적인 capacitance처럼 동작한다고 설명합니다. 결국 gate 전압의 일부가 채널 장벽을 내리는 데 쓰이지 않고 trap charge 변화에 소모되므로, 전류를 10배 바꾸는 데 더 큰 V_GS 변화가 필요해집니다. 그래서 SS가 더 커지고, 즉 더 나빠집니다.

이 말은 결국,
60mV/dec는 “좋은 소자에서 접근 가능한 이상값”이지, 일반적인 실측값이 아니라는 뜻입니다.
oxide/semiconductor interface가 깨끗하지 않거나, stress 이후 trap이 늘어나면 SS는 금방 나빠질 수 있습니다.

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산화막을 무한정 좋게 만들면 60 아래로 갈 수 있을까

여기서 많이 하는 오해가 있습니다.
“그럼 C_ox를 엄청 키우고 electrostatics를 완벽하게 만들면 sub-60도 가능하겠네?”라는 생각입니다.

하지만 conventional MOSFET에서는 그렇지 않습니다.
electrostatics를 아주 좋게 만들면 η를 1에 가깝게 만들 수는 있습니다. 그러면 SS를 60mV/dec에 가까이 접근시킬 수는 있습니다. 하지만 η가 1보다 작아질 수는 없기 때문에, 기존 thermionic MOSFET 구조만으로는 상온에서 60mV/dec 아래로 내려가기 어렵습니다. Berkeley 자료는 conventional MOSFET의 operating voltage가 thermal subthreshold swing voltage, 즉 Boltzmann limit 60mV/dec에 fundamentally limited 된다고 설명합니다.

즉,
산화막을 개선하는 일은 “60 아래로 깨는 방법”이라기보다,
실제 소자를 60에 최대한 가깝게 가져가는 방법에 가깝습니다.

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그럼 60mV/dec 아래는 아예 불가능한가

기존 MOSFET에서는 매우 어렵지만, 다른 switching mechanism을 쓰는 소자라면 가능성을 논의할 수 있습니다.

Berkeley 보고서는 60mV/dec 이하를 노리려면 conventional MOSFET과는 다른 전류 주입 메커니즘이 필요하다고 설명합니다. 예를 들어 band-edge energy filtering, band-to-band tunneling(TFET), negative capacitance 같은 개념들이 바로 이런 한계를 넘기 위한 방향으로 연구되어 왔습니다. 다만 Berkeley 자료는 TFET 계열도 실제로는 아주 낮은 전류 밀도 근처에서만 sub-60이 나타나고, 더 실용적인 전류 영역에서는 다시 특성이 나빠지는 문제가 있다고 지적합니다.

즉, sub-60mV/dec는 “물리적으로 절대 불가능”이라기보다,
기존 thermionic MOSFET의 동작 원리로는 어렵고, 다른 물리 메커니즘이 필요하다는 것이 더 정확한 표현입니다.

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온도를 낮추면 60보다 더 작아질 수는 있다

이론적으로는 가능합니다.
왜냐하면 SS의 기본식 안에 kT/q가 직접 들어가기 때문입니다.

MIT 자료는 낮은 온도에서 subthreshold slope가 더 가파르게 된다고 설명하고, Chenming Hu 교재도 낮은 온도에서 S를 줄일 수는 있지만 실제 회로에서는 냉각 비용 때문에 거의 쓰지 않는다고 설명합니다. 즉, 상온 60mV/dec가 자주 언급되는 이유는 우리가 대부분의 전자회로를 room temperature 근처에서 사용하기 때문입니다.

그래서 실무적으로는
“온도를 내리면 되지 않나?”보다는
“상온에서 기존 MOS 구조로 60 아래를 만들 수 있나?”가 더 중요한 질문이 되고, 그 답은 대체로 어렵다가 됩니다.

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결국 SS 60mV/dec의 의미는 무엇일까

정리하면, 60mV/dec는 단순한 경험값이 아닙니다.

이 숫자는
상온에서 thermionic emission과 Boltzmann carrier distribution을 따르는 conventional MOSFET이 도달할 수 있는 가장 이상적인 subthreshold slope의 기준점입니다. 실제 소자에서는 depletion capacitance, interface traps, 비이상적인 electrostatics 때문에 이보다 더 커지는 경우가 대부분입니다.

그래서 “왜 60mV/dec 이하가 어려운가?”라는 질문의 답은 결국 이렇게 정리할 수 있습니다.

기존 MOSFET은 gate로 장벽을 조절하는 thermionic switch이기 때문에, carrier의 열적 분포가 정하는 기울기 한계를 피하기 어렵다.
그리고 실제 소자에서는 그 위에 여러 비이상성이 더해져, 대부분 60보다 더 큰 SS를 보이게 됩니다.

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한 줄 정리

Subthreshold Swing이 60mV/dec 이하로 내려가기 어려운 이유는, conventional MOSFET의 turn-on이 열적으로 퍼진 캐리어의 thermionic injection에 기반하기 때문이며, 실제 소자에서는 depletion capacitance와 interface trap 때문에 오히려 그보다 더 나빠지기 쉽기 때문입니다.

 

2026.04.12 - [기억하고 싶은 지식/반도체] - [전자/반도체] Subthreshold Swing(SS)은 어떻게 계산할까: log(Id)-Vg 그래프에서 읽는 MOSFET의 스위칭 민감도

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