[전자/소자/반도체] CFET이란 무엇인가? GAA 다음에는 왜 트랜지스터를 위아래로 쌓을까?

FinFET 다음 구조인 GAA Nanosheet는 Gate가 채널의 네 면을 감싸도록 만들었습니다. Gate Control은 좋아졌지만, CMOS의 nFET과 pFET은 여전히 평면에서 각각 자리를 차지합니다.

핵심부터 말하면

CFET(Complementary Field-Effect Transistor) 은 nFET과 pFET을 나란히 놓는 대신 위아래로 적층하는 구조입니다. 두 소자의 가로 공간을 하나의 Footprint로 겹쳐 Standard Cell 면적을 줄입니다.

GAA가 채널을 Gate로 더 잘 제어하기 위한 구조라면, CFET은 GAA 계열 소자를 수직으로 배치해 CMOS의 공간 효율까지 높이려는 접근입니다.

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GAA Nanosheet에서도 남는 공간은 무엇일까

CMOS Inverter는 nFET과 pFET으로 구성됩니다. GAA에서는 같은 극성의 여러 Nanosheet Channel을 수직으로 쌓고 Gate가 각 Sheet를 둘러쌉니다.

하지만 nFET Stack과 pFET Stack은 옆으로 배치되며, Gate와 Source/Drain을 분리할 간격이 필요합니다. 이 n-p 간격과 배선 공간이 Standard Cell 높이를 제한할 수 있습니다.

즉, GAA는 한 소자의 Electrostatic Control과 유효 Channel Width에는 유리하지만, 상보형 소자 두 개가 나란히 놓이는 CMOS 배치 문제는 남습니다.

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Forksheet는 어떻게 간격을 줄일까

Forksheet는 GAA Nanosheet 계열을 더 축소하는 구조입니다. nFET과 pFET 사이의 Dielectric Wall이 두 Gate 영역을 분리하므로 두 소자를 일반 Nanosheet보다 가까이 놓을 수 있습니다.

그러나 Forksheet도 nFET과 pFET이 기본적으로 좌우에 위치하는 구조입니다. 간격은 줄일 수 있지만 완전히 없애지는 못합니다. 이 한계를 넘기 위해 n-p 분리를 수평 방향이 아니라 수직 방향으로 옮긴 개념이 CFET입니다.

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CFET은 무엇을 위아래로 쌓을까

CFET은 아래쪽에 pFET, 위쪽에 nFET을 놓거나 그 반대로 배치합니다. 각 소자는 Fin이나 Nanosheet 형태가 될 수 있습니다.

쉽게 말하면 단층 주택 두 채를 복층 건물 하나로 바꾸는 것입니다. n-p 수평 간격이 Cell Height 계산에서 빠지므로 같은 구동 능력을 더 작은 Footprint에 담거나 Channel Width를 확보할 수 있습니다.

다만 CFET이라는 이름이 하나의 nFET과 pFET을 전기적으로 무조건 묶는다는 뜻은 아닙니다. 실제 Logic Gate를 만들려면 두 소자의 Gate, Source, Drain을 회로 목적에 맞게 각각 연결할 수 있어야 합니다.

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Monolithic CFET과 Sequential CFET

CFET을 구현하는 대표적인 방법은 두 가지입니다.

• Monolithic CFET: Si/SiGe 적층 구조에서 두 소자를 하나의 공정 흐름으로 형성합니다. 정렬에 유리하지만 높은 Aspect Ratio와 하부 소자 접근이 어렵습니다.
• Sequential CFET: 아래 소자를 만든 뒤 Layer Transfer나 Wafer Bonding으로 위쪽 소자 층을 형성합니다. 재료 선택은 유연하지만 후속 공정 온도를 제한해야 합니다.

어느 방식이 최종적으로 유리한지는 성능뿐 아니라 공정 복잡도, 수율, 비용과 설계 자유도를 함께 비교해야 합니다.

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위로 쌓으면 무엇이 어려워질까

면적을 줄이는 대신 제조 난도는 크게 높아집니다.

• 위·아래 Gate를 절연하면서 서로 다른 문턱전압을 구현해야 합니다.
• 깊은 위치의 Source/Drain에 낮은 저항으로 접촉해야 합니다.
• 높은 Aspect Ratio 구조에서 Etch와 증착을 균일하게 수행해야 합니다.
• 위쪽 소자 공정이 아래쪽 소자의 Strain과 전기적 특성을 손상시키지 않아야 합니다.
• 전원과 신호 배선을 좁아진 Cell 안에서 연결해야 합니다.
• 수직 적층에 따른 열과 공정 변동도 관리해야 합니다.

CFET은 단순히 두 트랜지스터를 포개는 그림보다, 하부 소자에 어떻게 접촉하고 위아래 소자를 어떻게 독립적으로 제어할지가 더 어려운 기술입니다.

imec은 CFET을 어디까지 연구했을까

imec의 Logic Technology Roadmap은 GAA Nanosheet를 확장하고 Forksheet를 Bridge로 활용한 뒤 CFET으로 이동하는 흐름을 제시합니다. imec은 두 적층 방식을 연구하며, 2024년에는 위·아래 Source/Drain Contact를 포함한 동작 가능한 Monolithic CMOS CFET Test Vehicle을 공개했습니다.

이는 CFET의 양산이 이미 시작되었다는 뜻은 아닙니다. 기능 검증에서 대규모 Logic 제조로 가려면 Contact, Isolation, Routing, Variability와 Yield 문제를 더 해결해야 합니다. 따라서 GAA → Forksheet → CFET은 확정된 단일 순서라기보다, 미세화와 제조 가능성을 함께 비교하는 유력한 기술 로드맵으로 보는 것이 정확합니다.

정리하면

GAA Nanosheet는 Gate가 채널을 둘러싸 Short-Channel Effect를 억제하지만 nFET과 pFET은 여전히 옆으로 공간을 차지합니다. Forksheet는 절연벽으로 두 소자 사이를 좁히고, CFET은 아예 두 소자를 위아래로 쌓아 n-p 간격을 수직 방향으로 이동시킵니다.

CFET의 가장 큰 장점은 개별 트랜지스터의 새로운 동작 원리보다 CMOS Standard Cell의 Footprint를 줄이는 3차원 배치에 있습니다. 동시에 공정과 Contact, 배선 난도가 크게 증가하므로 실제 도입은 Device와 Interconnect를 함께 최적화하는 문제입니다.

참고 자료

• imec: CFET on the logic technology roadmap
• imec: Outer-wall forksheet as a bridge between nanosheet and CFET
• imec: Functional monolithic CFET devices with stacked contacts