MOSFET의 Gate 전압을 높이면 채널에 더 많은 전자가 모이므로 Drain 전류도 계속 이상적으로 증가할 것처럼 보입니다. 하지만 실제 소자에서는 Gate 전압이 커질수록 채널의 유효 이동도(Effective Mobility)가 낮아지는 현상이 나타납니다. 전자를 더 강하게 끌어모았는데 왜 오히려 이동은 어려워질까요?
핵심부터 말하면
Gate 전압이 증가하면 산화막에 수직한 전계(Vertical Field)가 강해지고, 반전층 전자들이 Si-SiO₂ 계면 가까이 압축됩니다. 전자가 계면에 가까워질수록 표면 거칠기와 계면 전하의 영향을 더 자주 받으며 산란합니다. 그 결과 채널 방향으로 이동하는 평균 속도가 전계에 비례해 증가하기 어려워지고, 측정되는 유효 이동도가 감소합니다.
이 현상을 Mobility Degradation 또는 Surface Mobility Degradation이라고 부릅니다.
이동도는 무엇을 의미할까
낮은 횡전계 조건에서 전자의 평균 이동 속도는 다음처럼 표현할 수 있습니다.
vdrift = μ × Elateral
여기서 μ는 이동도(Mobility), Elateral은 Source에서 Drain 방향으로 걸리는 횡전계입니다. 이동도가 크다는 것은 같은 횡전계에서 전자가 더 빠르게 움직인다는 뜻입니다.
결정 내부의 전자는 아무 방해 없이 직선으로 이동하지 않습니다. 격자의 진동인 Phonon, 이온화된 불순물, 계면 전하, 표면 거칠기 등에 의해 진행 방향과 운동량이 계속 바뀝니다. 이런 충돌을 산란(Scattering)이라고 하며, 산란이 강해질수록 이동도는 작아집니다.
Vertical Field가 강해지면 전자는 어디로 이동할까
NMOS의 Gate에 높은 양의 전압을 인가하면 반도체 표면에 전자가 모여 반전 채널을 형성합니다. Gate 전압이 더 높아지면 수직 전계가 강해지고, 전자 분포는 산화막과 실리콘의 계면 쪽으로 더 가까워집니다.
쉽게 말하면 넓은 길을 달리던 전자들이 거친 벽 가까이 붙어서 이동하게 되는 것과 비슷합니다. 벽에서 멀리 있을 때보다 표면의 미세한 높낮이와 결함의 영향을 크게 받기 때문에 이동 경로가 자주 흐트러집니다.
Surface Roughness Scattering이 커지는 이유
실제 Si-SiO₂ 계면은 원자 수준에서 완벽하게 평평하지 않습니다. 계면 높이가 위치마다 조금씩 다르면 반전층 전자가 느끼는 전위도 채널을 따라 변합니다. 전자가 계면 가까이 강하게 구속될수록 이 작은 거칠기에 더 민감하게 반응합니다.
이를 Surface Roughness Scattering이라고 합니다. 강한 반전 영역에서는 유효 수직 전계가 커질수록 이 산란이 Mobility Degradation의 중요한 원인이 됩니다.
다만 모든 전계 영역에서 표면 거칠기만 작용하는 것은 아닙니다. 비교적 낮은 전계에서는 계면과 산화막의 전하에 의한 Coulomb Scattering이 중요할 수 있고, 중간 영역에서는 Phonon Scattering의 영향도 나타납니다. 어떤 산란이 지배적인지는 온도, 계면 품질, 도핑과 소자 구조에 따라 달라집니다.
회로식에서는 어떻게 반영할까
긴 채널 MOSFET의 단순한 전류식에는 이동도 μ가 포함됩니다. 그러나 강한 Gate Bias에서도 낮은 전계 이동도 μ0를 그대로 사용하면 Drain 전류를 실제보다 크게 예측할 수 있습니다. 그래서 간단한 모델에서는 유효 이동도를 다음과 같이 표현하기도 합니다.
μeff ≈ μ0 / (1 + θ(VGS − Vth))
θ는 Mobility Degradation의 정도를 나타내는 경험적인 모델 계수입니다. VGS가 Vth보다 더 높아질수록 분모가 커지고 μeff가 감소하는 형태입니다. 실제 compact model은 소자 구조와 Bias 의존성을 더 자세하게 반영하므로, 이 식은 물리적 경향을 이해하기 위한 단순화입니다.
이동도가 감소하면 Gate 전압을 높였을 때 Drain 전류와 Transconductance가 증가하는 정도도 이상적인 제곱 법칙보다 작아질 수 있습니다.
Velocity Saturation과는 무엇이 다를까
Mobility Degradation과 Velocity Saturation은 모두 Drain 전류 증가를 제한할 수 있지만 원인이 다릅니다.
- Mobility Degradation은 주로 Gate가 만드는 수직 전계가 강해져 전자가 계면 가까이 모이고 산란이 증가하는 현상입니다.
- Velocity Saturation은 Source-Drain 방향의 횡전계가 매우 커져 전자의 Drift Velocity가 더 이상 선형으로 증가하지 않는 현상입니다.
즉, 하나는 채널에 수직한 방향의 전계와 계면 산란이 중심이고, 다른 하나는 채널을 따라 걸리는 강한 전계와 운반자 속도 한계가 중심입니다. 짧은 채널 소자에서는 두 효과가 동시에 나타날 수 있습니다.
회로 설계에서는 왜 중요할까
Mobility Degradation은 MOSFET의 On Current, Transconductance, 스위칭 속도와 Analog Gain에 영향을 줍니다. Gate Overdrive를 크게 만들면 반전 전하는 증가하지만 이동도는 감소하므로, 전류가 이상적인 모델만큼 빠르게 늘지 않을 수 있습니다.
또한 소자 크기와 Bias를 결정할 때는 데이터시트나 시뮬레이션 모델의 유효 이동도를 사용해야 합니다. Bulk Mobility나 낮은 전계 이동도만으로 실제 회로 전류를 계산하면 오차가 커질 수 있습니다.
TFT에서도 Gate 전계에 따른 유효 이동도 변화가 관찰될 수 있지만, 비정질·다결정·산화물 반도체는 Trap과 전도 메커니즘이 실리콘 MOSFET과 다를 수 있습니다. 따라서 Silicon MOSFET의 Surface Roughness 설명을 모든 TFT에 그대로 적용해서는 안 됩니다.
정리하면
MOSFET의 Gate 전압이 높아지면 수직 전계가 강해지고 반전층 전자가 산화막 계면 가까이 모입니다. 이때 Surface Roughness와 계면 관련 산란의 영향이 커져 유효 이동도가 감소합니다. 그래서 더 강한 Gate Bias는 채널 전하를 늘리는 동시에, 전자의 이동 효율은 떨어뜨릴 수 있습니다. 이 두 효과가 함께 MOSFET의 실제 Drain 전류를 결정합니다.
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