Gate 길이가 짧아질수록 Gate가 채널 전체를 지배하기 어려워집니다. 이를 해결하기 위해 FinFET과 Gate-All-Around처럼 Gate가 채널을 감싸는 구조가 등장했고, Silicon 채널도 계속 얇아졌습니다. 그렇다면 Silicon을 원자 몇 층까지 줄이면 스케일링 문제를 해결할 수 있을까요?
핵심부터 말하면
채널을 얇게 만들면 Gate의 Electrostatic Control은 좋아집니다. 하지만 Silicon이 극도로 얇아지면 양자 구속(Quantum Confinement), 계면 거칠기, 두께 편차, 이동도 저하와 결함 영향이 커집니다. 즉, 전기적으로는 얇을수록 유리하지만 재료와 계면의 관점에서는 계속 얇게 만들기 어려운 Trade-off가 생깁니다.
2D Semiconductor는 원래부터 원자층 두께로 안정한 결정이기 때문에, Silicon을 억지로 깎아 만든 초박막 채널보다 얇은 Body를 유지할 후보로 연구되고 있습니다.
채널이 얇으면 왜 Gate 제어가 좋아질까
짧은 채널 MOSFET에서는 Drain 전계가 Source 쪽 장벽까지 침범하면서 DIBL과 같은 Short-Channel Effect를 만듭니다. Gate가 채널 전위를 지배하려면 Drain의 영향보다 Gate의 영향이 강해야 합니다.
단순화된 Double-Gate 구조의 Characteristic Length는 다음 경향으로 표현할 수 있습니다.
λ ∝ √((εch / εox) × tch × tox)
여기서 tch는 채널 두께, tox는 Gate 절연막 두께입니다. 계수는 구조에 따라 달라지지만, tch가 작아질수록 λ가 줄어 Gate가 짧은 채널을 더 효과적으로 제어합니다. 채널이 얇으면 모든 전하가 Gate 가까이에 놓이기 때문입니다.
Silicon을 극도로 얇게 만들면 무엇이 달라질까
Silicon은 3차원 공유결합 결정입니다. 얇은 Silicon Nanosheet를 만들려면 결정층을 실제로 얇게 형성하고 위아래에 Gate Stack을 구성해야 합니다. Body가 원자 몇 층 수준이 되면 한 층의 높이 차이도 큰 두께 편차가 됩니다.
이때 나타나는 대표적인 변화는 다음과 같습니다.
- Quantum Confinement: 전자가 움직일 수 있는 수직 공간이 제한되면서 Energy Subband와 유효 Band Structure가 달라집니다.
- Thickness Variation: 원자층 수준의 두께 차이가 문턱전압과 채널 에너지의 위치별 변동으로 이어질 수 있습니다.
- Interface Roughness Scattering: 위아래 계면의 미세한 거칠기가 채널 전체의 운반자 이동에 큰 영향을 줍니다.
- Interface Trap 영향: 채널 부피가 작아질수록 계면 전하와 결함이 전체 전하 수송에서 차지하는 비중이 커집니다.
초박막 Silicon의 이동도가 항상 단조롭게 감소한다고 단정할 수는 없습니다. 결정 방향, Strain, Valley Splitting과 계면 품질에 따라 결과가 달라집니다. 다만 원자 규모의 거칠기와 두께 변동을 정밀하게 제어해야 한다는 점은 분명한 제조 난제입니다.
좋은 Si-SiO₂ 계면도 한계가 되는 이유
Silicon의 강점 중 하나는 품질 좋은 Si-SiO₂ 계면입니다. 하지만 채널이 극도로 얇아지면 모든 운반자가 위아래 계면 가까이에 놓입니다. Roughness, Trap, Fixed Charge와 High-k 절연막의 원격 산란이 채널 전체의 특성을 결정하게 됩니다.
2D 소재는 무엇이 다를까
MoS₂, WS₂, WSe₂ 같은 Transition Metal Dichalcogenide(TMD)는 층 안에서는 강하게, 층 사이는 Van der Waals Force로 결합합니다. 한 층에서도 결정 구조가 유지되며, 이상적인 Basal Plane에는 Dangling Bond가 없습니다.
이 구조는 두 가지 장점을 줍니다.
채널을 계속 깎지 않아도 원자층 두께를 얻을 수 있고, 얇은 Body 덕분에 Gate가 채널 전위를 강하게 제어할 수 있습니다. 단층 MoS₂와 짧은 채널 소자 실험은 원자층 채널의 동작 가능성을 보여주고 있습니다.
Graphene도 대표적인 2D 소재이지만 일반적인 Logic Transistor에는 Bandgap이 없다는 문제가 있습니다. 그래서 On/Off 동작이 필요한 Logic Channel에서는 Bandgap을 가진 TMD 계열이 주요 후보로 연구됩니다.
2D 소재라면 Mobility와 Interface 문제도 사라질까
그렇지는 않습니다. 2D 소재의 가장 직접적인 장점은 원자층 두께와 그에 따른 Electrostatic Control입니다. 실제 소자의 Mobility와 On Current까지 자동으로 Silicon보다 좋아지는 것은 아닙니다.
Contact Resistance와 Schottky Barrier, 절연막 증착 결함, 계면 오염과 Trap이 성능을 제한할 수 있습니다. Dangling Bond가 적은 표면은 균일한 High-k 절연막을 성장시키기 어려울 수도 있습니다. Wafer-scale 성장과 층수 균일성도 남은 과제입니다.
또한 Gate Length가 극도로 짧아지면 Source와 Drain 사이의 직접 Tunneling처럼 채널 두께만으로 해결할 수 없는 한계도 나타납니다. 따라서 2D 소재는 Silicon을 곧바로 대체하는 완성품이라기보다, Silicon Body Thickness Scaling이 어려워지는 구간에서 검토되는 유력한 채널 후보라고 보는 편이 정확합니다.
정리하면
Silicon 채널을 얇게 만들면 Short-Channel Effect를 억제하고 Gate 제어를 강화할 수 있습니다. 하지만 원자층 수준에서는 Quantum Confinement, 두께 변동, Interface Roughness와 Trap이 이동도와 문턱전압의 균일성을 흔듭니다.
2D 반도체는 처음부터 원자층 두께로 존재하고 이상적인 표면에 Dangling Bond가 없기 때문에 극단적인 Body Scaling에 유리합니다. 다만 Contact와 Gate Dielectric, 결함, 대면적 공정이라는 새로운 문제가 남아 있습니다. 결국 2D 소재가 필요한 이유는 무조건 더 빠르기 때문이 아니라, 극도로 얇은 채널에서도 Gate의 지배력을 유지할 수 있는 재료 구조를 갖기 때문입니다.
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