[전자/소자/반도체] Contact Resistance가 왜 차세대 트랜지스터 성능의 병목이 될까?

Contact Resistance가 왜 차세대 트랜지스터 성능의 병목이 될까?

채널 이동도를 높이고 Gate 길이를 줄여도 전류는 Source Contact로 들어가 채널을 지난 뒤 Drain Contact로 빠져나가야 합니다. 이 입구와 출구의 저항이 크면 채널을 개선해도 전체 전류는 크게 늘지 않습니다.

핵심부터 말하면

Contact Resistance(접촉저항) 는 금속과 Source/Drain 반도체의 경계에서 발생합니다. 소자가 작아지면 Channel Resistance는 줄지만 Contact 면적도 작아져 Contact Resistance는 커질 수 있습니다. 결국 Contact가 On Current와 Switching Speed를 제한합니다.

즉, 차세대 트랜지스터에서는 채널만 빠르게 만드는 것보다 전하를 채널에 얼마나 손실 없이 넣고 빼는지가 중요합니다.

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트랜지스터의 저항은 채널 하나가 아니다

MOSFET이 켜졌을 때 측정되는 전체 저항은 단순화하면 다음처럼 나눌 수 있습니다.

Rtotal ≈ Rchannel + Raccess + Rc,source + Rc,drain

Rchannel은 Gate 아래 채널 저항, Raccess는 Contact와 채널 사이 저항이며, Rc는 금속-반도체 경계의 저항입니다. Gate Length가 짧아지면 Rchannel은 감소하지만 Contact의 재료 경계와 작은 면적 문제는 남아 Rc의 비중이 커집니다.

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Contact 면적이 작아지면 왜 저항이 커질까

가장 단순한 수직 전류 모델에서는 Contact Resistance를 다음과 같이 생각할 수 있습니다.

Rc ≈ ρc / Acontact

ρc는 Specific Contact Resistivity, Acontact는 접촉 면적입니다. 같은 재료와 계면을 사용한다면 면적이 작아질수록 저항이 커집니다.

실제 Contact에서는 전류가 면적 전체에 균일하게 흐르지 않습니다. 가장자리의 Current Crowding과 반도체 내부 Spreading Resistance가 함께 나타나며, Contact 길이가 Transfer Length보다 짧아지면 유효 면적이 빠르게 줄 수 있습니다.

즉, Channel Length Scaling은 Rchannel을 낮추지만 Contact Scaling은 Rc를 높일 수 있습니다.

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금속과 반도체가 닿으면 왜 장벽이 생길까

금속과 반도체는 Energy Band와 Work Function이 다릅니다. 계면에는 Band Bending과 Schottky Barrier가 생길 수 있고, Interface State는 Fermi-Level Pinning을 만들 수 있습니다.

운반자가 장벽을 넘거나 Tunneling해야 하면 전류 주입이 제한됩니다. 높은 Source/Drain 도핑은 Depletion Width를 줄이지만, 작은 구조에서 높은 활성 도핑과 급격한 Junction을 균일하게 만드는 것도 어렵습니다.

산화물·오염·계면 손상과 Contact Material도 Contact Resistivity를 바꿉니다. 따라서 Rc는 단순 배선 저항이 아니라 계면의 전하 전달 문제입니다.

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Contact Resistance가 성능을 어떻게 제한할까

Contact에서 전압이 떨어지면 VDS 전체가 채널에 걸리지 않아 Drain Current와 Transconductance가 감소합니다. 회로에서는 Gate Capacitance 충·방전이 늦어져 Logic Delay가 커질 수 있습니다.

높은 Current Density는 Joule Heating을 키우고, Contact 면적이나 계면 품질의 편차는 On Current 편차로 이어집니다. Channel Mobility가 좋아져도 외부 성능이 기대에 못 미친다면 Contact와 Access Region이 병목일 수 있습니다.

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GAA와 CFET에서는 왜 더 어려워질까

GAA Nanosheet는 여러 Channel을 쌓지만 Standard Cell이 작아질수록 Contact 면적은 제한됩니다. Contact가 넓은 유효 Channel Width에 전류를 충분히 공급하지 못하면 GAA의 장점도 줄어듭니다.

CFET은 nFET과 pFET을 적층하므로 아래 소자의 Contact 경로가 복잡해집니다. imec이 Backside Contact를 연구하는 것도 전면 공간과 하부 접촉 문제를 함께 개선하기 위해서입니다.

2D Semiconductor는 Electrostatic Control은 뛰어나지만 Schottky Barrier와 Fermi-Level Pinning이 생길 수 있고 기존 Silicon처럼 고농도로 도핑하기도 어렵습니다. 따라서 좋은 Channel 특성이 Contact에 가려질 수 있습니다.

어떻게 개선할까

Contact Resistance를 낮추는 방법은 한 가지가 아닙니다.

• Contact 아래 반도체의 활성 도핑을 높여 장벽 폭을 줄입니다.
• 계면 오염과 결함을 줄이고 낮은 ρc를 갖는 Metal 또는 Silicide를 선택합니다.
• Wrap-Around Contact처럼 접촉 면적을 다시 확보하는 구조를 사용합니다.
• Source/Drain Epitaxy와 Contact 형상을 최적화해 Current Crowding을 줄입니다.
• CFET의 하부 소자에는 Backside Contact 같은 새로운 접근 경로를 검토합니다.
• 2D 소재에서는 Edge Contact와 계면·도핑 Engineering을 함께 연구합니다.

Contact 면적, Capacitance, 공정 온도와 재료 안정성은 Trade-off입니다. 특정 ρc뿐 아니라 실제 구조의 전체 Parasitic Resistance를 줄여야 합니다.

정리하면

미세화가 진행될수록 채널은 짧고 빨라지지만 Source/Drain Contact는 더 작고 복잡해집니다. 그 결과 Rchannel보다 Rc + Raccess가 전체 성능을 지배할 수 있습니다. Contact Resistance는 전류의 입구와 출구를 막아 On Current와 Transconductance를 낮추고 Delay와 발열을 증가시킵니다.

차세대 CMOS의 성능은 좋은 채널 재료만으로 결정되지 않습니다. Metal, Semiconductor, Contact Geometry와 배선까지 하나의 전류 경로로 최적화해야 실제 회로 성능으로 이어집니다.

참고 자료

• imec: Source/Drain Contact Resistance 문제와 저저항 Contact 연구
• imec: Logic Technology Roadmap과 Source/Drain Contact 개선
• imec: 2D 소재 기반 Logic Device의 Contact 과제