[전자/소자/기본/반도체] High-k Dielectric은 왜 필요할까? 얇은 SiO₂와 Tunneling Leakage

High-k Dielectric은 왜 필요할까? 얇은 SiO₂와 Tunneling Leakage

MOSFET의 Gate는 Channel과 직접 닿지 않고 Gate Dielectric으로 분리되어 있습니다. 그런데 Gate가 Channel을 강하게 제어하려면 이 절연막은 얇아야 하고, 누설전류를 막으려면 두꺼워야 합니다.

High-k Dielectric은 이 모순을 해결하기 위해 등장했습니다. 전기적으로는 얇게 동작하면서 물리적으로는 더 두꺼운 절연막을 만드는 것이 핵심입니다.

핵심부터 말하면

SiO₂를 계속 얇게 만들면 Gate Capacitance는 증가하지만 전자가 절연막을 Tunneling하여 Gate Leakage가 커집니다. 단순히 SiO₂를 다시 두껍게 하면 누설은 줄지만 Gate의 Channel 제어력이 약해집니다.

High-k는 SiO₂보다 큰 Dielectric Constant k를 사용합니다. 따라서 같은 Gate Capacitance를 유지하면서 절연막의 Physical Thickness를 더 두껍게 만들 수 있고, 직접 Tunneling 확률을 낮출 수 있습니다.

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Gate 절연막은 왜 얇아야 할까

MOS 구조에서 단위 면적당 Oxide Capacitance는 단순화하면 다음과 같습니다.

Cox/A = ε0 × k / tox

k는 절연막의 Relative Permittivity, tox는 물리적 두께입니다. Cox가 크면 같은 Gate 전압으로 더 많은 Channel Charge를 유도할 수 있어 Gate가 Channel의 전위를 강하게 제어합니다.

SiO₂를 사용하는 경우 k는 재료 특성으로 정해져 있으므로 Cox를 키우려면 tox를 줄여야 합니다. 이 방식은 오랫동안 MOSFET Scaling의 중요한 수단이었습니다.

문제는 절연막이 충분히 얇아지면 고전적인 의미의 완벽한 장벽으로 동작하지 않는다는 점입니다.

얇은 SiO₂에서는 왜 Tunneling이 발생할까

고전적으로는 전자의 에너지가 절연막 장벽보다 낮으면 통과할 수 없습니다. 그러나 Quantum Mechanics에서는 전자의 Wave Function이 장벽 안으로 침투하며, 장벽이 매우 얇으면 반대편에 나타날 확률이 생깁니다. 이것이 Direct Tunneling입니다.

Tunneling 확률은 절연막 두께가 감소할수록 대체로 지수적으로 증가합니다. 따라서 두께가 조금 줄어도 Gate Current가 크게 증가할 수 있습니다.

Gate Leakage가 커지면 다음 문제가 생깁니다.

• 꺼진 회로에서도 Static Power가 소비됩니다.
• 절연막에 높은 전계 Stress가 가해져 Reliability가 불리해집니다.
• 소자가 많아질수록 작은 Cell Leakage가 Chip 전체 전력으로 누적됩니다.
• Gate가 이상적인 절연 단자로 동작한다는 MOSFET의 장점이 약해집니다.

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High-k는 어떻게 전기적 두께와 물리적 두께를 분리할까

Capacitance 식을 보면 k를 높이면 tox를 두껍게 해도 같은 Cox를 만들 수 있습니다. 예를 들어 High-k 절연막은 같은 면적과 Capacitance를 갖는 SiO₂보다 물리적으로 두꺼울 수 있습니다.

이를 비교하기 위해 EOT(Equivalent Oxide Thickness, 등가 산화막 두께) 를 사용합니다. EOT는 해당 Gate Stack과 같은 Capacitance를 만드는 SiO₂의 가상 두께입니다.

단일 High-k 층을 단순화하면 다음과 같습니다.

EOT ≈ tHigh-k × kSiO2 / kHigh-k

kHigh-k가 클수록 같은 EOT에서 tHigh-k를 더 크게 만들 수 있습니다. 즉, Channel이 느끼는 Gate Coupling은 얇은 SiO₂와 비슷하게 유지하면서 전자가 지나야 하는 실제 거리는 늘어납니다.

여기서 중요한 점은 EOT가 실제 두께가 아니라 Capacitance 기준의 전기적 두께라는 것입니다. 실제 Gate Stack에 High-k와 얇은 Interfacial SiO₂ Layer가 함께 있으면 각 층의 전기적 두께가 전체 EOT에 더해집니다.

 

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왜 SiO₂를 완전히 없애지 않을까

SiO₂는 Silicon과 안정적이고 결함이 적은 Interface를 만들 수 있다는 큰 장점이 있습니다. 반면 High-k 재료를 Silicon에 직접 형성하면 Interface State와 Fixed Charge가 증가해 Threshold Voltage, Subthreshold 특성과 Mobility가 나빠질 수 있습니다.

그래서 실제 Gate Stack에는 Silicon 표면의 품질을 확보하기 위한 매우 얇은 Interfacial Layer와 High-k Layer를 함께 사용하는 경우가 많습니다. 이 구조는 Interface 품질과 낮은 EOT 사이의 Trade-off입니다.

대표적으로 연구·적용되는 High-k 계열에는 HfO₂ 기반 재료가 있습니다. 중요한 것은 단순히 k가 큰 재료를 고르는 것이 아니라 Silicon Interface, Band Offset, 열적 안정성과 공정 호환성을 함께 만족시키는 것입니다.

High-k의 k값은 클수록 무조건 좋을까

k가 크면 물리적 두께를 확보하기 쉽지만 성능은 Dielectric Constant 하나로 결정되지 않습니다.

• 낮은 Band Offset은 Carrier Leakage를 증가시킬 수 있습니다.
• Interface Trap과 Fixed Charge는 Vth와 SS를 변화시킬 수 있습니다.
• Oxygen Vacancy 같은 결함은 Trap-Assisted Tunneling과 신뢰성 문제를 만들 수 있습니다.
• Remote Phonon과 Coulomb Scattering은 Channel Mobility를 낮출 수 있습니다.
• 열처리 중 반응이나 결정화는 균일성과 Leakage Path에 영향을 줄 수 있습니다.

따라서 High-k 선택은 높은 Capacitance와 낮은 Leakage뿐 아니라 Mobility, Reliability와 제조 공정을 함께 최적화하는 문제입니다.

왜 Metal Gate와 함께 사용될까

기존 Poly-Si Gate는 Gate 전압이 걸릴 때 내부에 Depletion Layer가 생겨 전기적 두께를 추가할 수 있습니다. 또한 High-k와 Poly-Si의 조합에서는 원하는 Work Function과 Threshold Voltage를 안정적으로 맞추기 어려울 수 있습니다.

Metal Gate는 Poly Depletion을 피하고 Work Function Engineering을 통해 nMOS와 pMOS의 Vth를 조절할 수 있습니다. 그래서 현대 Gate Stack은 흔히 High-k/Metal Gate라는 하나의 기술 조합으로 설명됩니다.

정리하면

MOSFET을 작게 만들수록 Gate가 Channel을 강하게 제어하려면 작은 EOT가 필요합니다. 그러나 SiO₂의 실제 두께를 계속 줄이면 Direct Tunneling에 의한 Gate Leakage가 급격히 증가합니다.

High-k Dielectric은 높은 유전율을 이용해 작은 EOT와 더 큰 Physical Thickness를 동시에 확보합니다. 덕분에 Gate Control을 유지하면서 Tunneling Leakage를 줄일 수 있습니다. 다만 Interface Trap, Mobility, Band Offset과 Reliability 문제가 있어 High-k, Interfacial Layer와 Metal Gate를 하나의 Stack으로 최적화해야 합니다.

참고 자료

• S. M. Sze, Kwok K. Ng, Physics of Semiconductor Devices, MOS Gate Dielectric 관련 장
• Chenming Hu, Modern Semiconductor Devices for Integrated Circuits, MOSFET Scaling 관련 장
• John Robertson, High dielectric constant oxides, European Physical Journal Applied Physics