[전자/소자/반도체] FeFET이란 무엇인가? 트랜지스터 하나가 데이터를 기억하는 원리

일반 MOSFET은 Gate 전압을 제거하면 원래 상태로 돌아갑니다. 그런데 FeFET은 한 번 가한 전압의 흔적을 기억해 전원이 꺼진 뒤에도 서로 다른 전류 상태를 유지할 수 있습니다. 별도의 저장 Capacitor나 Floating Gate 없이 트랜지스터 하나가 Memory Cell이 되는 이유는 Gate Stack 안의 Ferroelectric(강유전체) 에 있습니다.

핵심부터 말하면

FeFET(Ferroelectric Field-Effect Transistor)은 MOSFET의 Gate 절연막 일부에 Ferroelectric Layer를 넣은 소자입니다. 강유전체의 분극 방향은 외부 전계를 제거해도 남을 수 있으며, 이 Remanent Polarization(잔류 분극) 이 채널에 걸리는 유효 전계를 바꿉니다.

그 결과 같은 Gate 전압에서도 한 상태는 낮은 Threshold Voltage를, 다른 상태는 높은 Threshold Voltage를 갖습니다. FeFET은 분극을 직접 읽는 대신 두 상태의 Drain Current 차이를 읽어 0과 1을 구분합니다.

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강유전체는 무엇을 기억할까

일반 유전체의 분극은 전계를 없애면 대부분 사라집니다. 반면 강유전체는 결정 내부에서 Spontaneous Polarization(자발 분극) 을 만들며, 충분히 큰 반대 전계로 그 방향을 뒤집을 수 있습니다.

전계와 분극의 관계를 그리면 하나의 경로로 되돌아오지 않는 Hysteresis Loop가 나타납니다. 전계가 0이 되어도 분극이 남고, 방향을 바꾸려면 Coercive Field 이상의 전계가 필요합니다. 이 두 안정한 분극 방향이 비휘발성 상태의 물리적 기반입니다.

현대 FeFET에서는 얇게 만들 수 있고 반도체 공정과 결합하기 유리한 HfO2 계열, 특히 HfZrO2(HZO)가 널리 연구됩니다. 단, HfO2의 강유전성은 조성·결정상·열처리·응력에 따라 달라집니다.

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분극이 어떻게 0과 1이 될까

Gate에 양 또는 음의 Program Pulse를 가하면 강유전체 Domain의 분극 방향이 바뀝니다. 이때 분극에 따른 Bound Charge가 Silicon Channel의 표면전위를 돕거나 방해해 Threshold Voltage Vth를 이동시킵니다.

• Low-Vth 상태: 비교적 작은 Read Gate Voltage에서도 채널이 형성되어 Drain Current가 큽니다.
• High-Vth 상태: 같은 Read Gate Voltage에서 채널이 충분히 형성되지 않아 Drain Current가 작습니다.

두 상태의 Vth 차이를 Memory Window라고 합니다. Sense Circuit은 측정 전류를 기준값과 비교해 0과 1을 판별합니다. 분극이 뒤집히지 않는 Read Voltage를 사용하면 상태를 파괴하지 않고 읽을 수 있습니다.

즉, “분극 방향을 저장하고, 그 방향이 만든 Vth 차이를 전류로 읽는다”가 핵심입니다. Cell은 1-Transistor로 구성할 수 있지만 실제 Array에는 배선과 Sense·Program 회로가 필요합니다.

 

Flash Memory와 무엇이 다를까

Floating-Gate Flash는 절연된 저장층에 전자를 주입하거나 제거해 Vth를 바꿉니다. FeFET은 이상적으로 전하를 저장층에 밀어 넣는 대신 전계로 강유전체의 분극 방향을 바꿉니다.

이 차이로 FeFET은 전계 구동과 단순한 1T Cell을 기대할 수 있습니다. 다만 실제 Vth 변화에는 Charge Trapping도 섞일 수 있어 모든 Hysteresis를 강유전성의 증거로 해석해서는 안 됩니다.

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왜 In-Memory Computing에 적합할까

기존 Processor는 연산할 때마다 Memory와 연산부 사이로 데이터를 이동합니다. AI의 Multiply-Accumulate(MAC) 연산에서는 이 데이터 이동이 시간과 에너지를 크게 소비합니다. In-Memory Computing은 가중치가 저장된 위치에서 연산까지 수행해 이동량을 줄이는 접근입니다.

FeFET Array에서는 각 Cell의 Vth 상태에 Weight를 저장하고 Word Line에 Input을 인가합니다. Cell 전류가 입력과 저장 상태에 따라 달라지고, Bit Line에서 전류가 합쳐지면 MAC을 병렬로 처리할 수 있습니다.

Program Pulse로 일부 Domain만 전환하면 여러 Vth 상태를 만드는 Multi-Level Cell도 가능합니다. 그러나 상태 간 간격, 선형성과 Device Variation 때문에 정밀한 Analog Weight 구현은 더 어렵습니다.

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FeFET이 해결해야 할 문제

• Retention: Depolarization Field와 온도 영향으로 저장 상태가 시간에 따라 변할 수 있습니다.
• Endurance: 반복적인 분극 반전은 결함과 Fatigue를 만들고 Memory Window를 축소할 수 있습니다.
• Wake-up과 Imprint: 초기 Cycling에서 분극이 커지거나 한 방향 상태가 더 안정해지는 현상이 나타날 수 있습니다.
• Charge Trapping: 계면과 절연막의 Trap이 Vth를 이동시켜 분극 신호와 섞일 수 있습니다.
• Variability: Grain과 Domain 수가 적어질수록 Cell마다 Switching Voltage와 상태 분포가 달라질 수 있습니다.
• Program Voltage와 Disturb: 충분한 Coercive Field를 확보하면서 선택하지 않은 Cell의 상태는 바꾸지 않아야 합니다.

In-Memory Computing에서는 중간 상태를 반복해서 같은 값으로 쓰는 능력이 중요하므로 Device, Array, Sensing Circuit과 Algorithm을 함께 설계해야 합니다.

정리하면

FeFET은 Gate Stack의 강유전체가 가진 두 분극 방향을 이용하는 비휘발성 트랜지스터입니다. Program Pulse가 분극을 바꾸면 Channel의 Vth가 이동하고, Read Voltage에서 나타나는 Drain Current 차이로 데이터를 판별합니다. 전원이 없어도 잔류 분극이 남기 때문에 상태를 유지할 수 있습니다.

이 구조는 1T Cell, 비파괴 Read, 빠른 병렬 전류 연산이라는 가능성 덕분에 Embedded Memory와 In-Memory Computing의 후보로 연구되고 있습니다. 동시에 Retention, Endurance, Charge Trapping과 소자 편차를 제어해야 실험실의 Memory Window가 신뢰할 수 있는 시스템 성능으로 이어질 수 있습니다.

참고 자료

• Böscke et al., Ferroelectricity in hafnium oxide: CMOS compatible ferroelectric field effect transistors, IEDM 2011
• Halder et al., Achieving software-equivalent accuracy for hyperdimensional computing with ferroelectric-based in-memory computing, Scientific Reports 2022
• Park et al., Laterally gated FeFET using α-In2Se3 for stacked in-memory computing array, Nature Communications 2023
• Yu et al., Ferroelectric capacitors and field-effect transistors as in-memory computing elements for machine learning workloads, Scientific Reports 2024