[전자/소자/반도체] GAA Nanosheet의 Sheet 폭은 트랜지스터 성능을 어떻게 바꿀까?

GAA Nanosheet는 얇은 Silicon Sheet를 Gate가 사방에서 감싸는 구조입니다. 같은 GAA라도 Sheet 폭에 따라 구동전류와 정전용량, 회로 속도가 달라집니다.

폭을 넓히면 무조건 더 좋은 트랜지스터가 될까요? 결론은 전류는 커지지만 충전해야 할 Capacitance도 함께 증가하므로 용도와 Cell 면적까지 같이 봐야 한다입니다.

핵심부터 말하면

Nanosheet 폭 WNS를 늘리면 Gate가 제어하는 Channel 둘레, 즉 Effective Channel Width Weff가 커집니다. 같은 조건에서 더 많은 전하가 흐를 수 있으므로 On Current와 Transconductance가 증가합니다.

하지만 넓어진 Channel은 Gate와 Parasitic Capacitance도 키웁니다. 따라서 Ion이 증가해도 Logic Delay와 Switching Energy가 같은 비율로 좋아지지는 않습니다.

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GAA에서 Channel Width는 어디일까

Planar MOSFET에서는 Gate 아래의 평면 폭을 Channel Width로 봅니다. GAA는 Gate가 Sheet의 위·아래·양쪽 면을 모두 감싸므로 전류가 흐르는 유효 폭은 단순히 윗면 폭만이 아닙니다.

직사각형 Sheet 한 장을 단순화하면 다음처럼 생각할 수 있습니다.

Weff,sheet ≈ 2 × (WNS + TNS)

여기서 WNS는 Sheet 폭, TNS는 Sheet 두께입니다. 같은 Sheet가 Nsheet장 쌓여 있다면 이상적인 전체 유효 폭은 다음과 같습니다.

Weff,total ≈ Nsheet × 2 × (WNS + TNS)

Sheet 폭이나 적층 수를 늘리면 한 Footprint에서 더 큰 Weff를 얻습니다. 단, 실제 전류는 모서리 전계, 이동도와 Source/Drain 저항 때문에 이 단순식에 정확히 비례하지 않습니다.

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Sheet 폭이 넓어지면 Drive Current가 증가하는 이유

MOSFET의 On Current는 직관적으로 Weff에 비례합니다. Sheet가 넓어지면 Gate가 형성하는 반전 채널의 면적이 커지고, Source에서 Drain으로 이동할 수 있는 Carrier 경로가 늘어납니다.

Ion ∝ Weff × 이동도 × Gate Overdrive

따라서 같은 Gate Length, Sheet 두께와 전압 조건이라면 넓은 Nanosheet가 좁은 Nanosheet보다 큰 전류를 공급하는 것이 일반적입니다. 큰 Fan-out이나 긴 배선을 구동하는 High-Performance Cell에서 넓은 Sheet가 유리한 이유입니다.

FinFET은 구동력을 키울 때 Fin 개수를 정수 단위로 늘려야 합니다. Nanosheet는 허용 범위 안에서 폭을 바꿔 Drive Strength를 더 유연하게 조정할 수 있습니다. 다만 넓은 Active 영역은 Standard Cell 높이와 밀도에 부담을 줍니다.

Capacitance도 함께 증가한다

Gate Capacitance는 Gate가 마주 보는 Channel 면적과 관련되며 단순화하면 다음과 같습니다.

Cgate ≈ Cox × Weff × LG

WNS와 Weff가 증가하면 Cgate도 커집니다. 여기에 Fringing, Inner Spacer 주변과 배선의 Parasitic Capacitance가 더해집니다.

Switching Energy와 Delay를 단순화하면 다음과 같습니다.

Eswitch ≈ Ceff × VDD²

delay ≈ Ceff × VDD / Ieff

폭을 넓히면 Ieff가 커지지만 Ceff도 증가합니다. 큰 외부 Load를 구동할 때는 전류 증가가 유리하지만, 작은 내부 노드에서는 Capacitance가 이점을 일부 상쇄할 수 있습니다.

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넓은 Sheet가 Gate Control을 약하게 만들까

GAA의 Electrostatic Control은 Gate가 Channel을 감싸는 구조와 얇은 Sheet에서 나옵니다. Short-Channel Effect에는 TNS, Gate Length와 Gate Oxide 특성이 특히 중요합니다.

WNS는 주로 구동력 조절 변수지만 완전히 독립적이지는 않습니다. Sheet가 매우 넓어지면 중앙부는 양쪽 Side Gate의 영향을 상대적으로 덜 받고, 구조와 조건에 따라 SS나 DIBL이 불리해질 수 있습니다. 또한 폭에 따른 결정 방향별 표면 비중, Strain과 이동도 변화도 실제 전류의 선형 증가를 제한할 수 있습니다.

넓고 얇은 Sheet의 Release, 처짐과 치수 편차, Gate Metal 충진도 고려해야 하므로 폭을 무한히 늘릴 수는 없습니다.

Sheet 폭과 Sheet 개수는 같은 선택이 아니다

Weff를 키우려면 각 Sheet를 넓히거나 적층 수를 늘릴 수 있습니다. 두 방법 모두 전류 경로를 늘리지만 공정 영향은 다릅니다.

• 폭 증가: 수평 면적과 Cell 폭을 사용하며, 넓고 얇은 구조의 기계적 안정성과 균일도가 중요합니다.
• 적층 수 증가: 수직 방향의 Channel을 늘리지만 Stack 높이, Sheet 사이 Gate 충진, Source/Drain 형성과 Parasitic Capacitance가 어려워집니다.

같은 Weff라도 Geometry와 Parasitic이 다르면 AC 성능은 달라집니다. 설계에서는 Ieff/Ceff, Cell Area, Leakage와 공정 변동성을 함께 비교합니다.

 

회로 설계에서는 어떻게 선택할까

High-Performance Library는 넓은 Sheet로 Critical Path의 큰 Load를 구동합니다. High-Density나 Low-Power Library는 폭을 줄여 Cell 면적과 Capacitance를 낮출 수 있습니다.

이러한 폭 조절은 GAA Nanosheet의 중요한 설계 자유도입니다. 다만 실제 Foundry 공정에서는 허용된 몇 가지 폭과 Cell Architecture로 제한될 수 있으며, 최종 선택은 Device와 Standard Cell, Interconnect를 함께 최적화하는 DTCO 관점에서 이루어집니다.

정리하면

GAA Nanosheet의 Sheet 폭이 넓어지면 Channel 둘레인 Weff가 증가해 Drive Current가 커집니다. 동시에 Gate와 Parasitic Capacitance도 증가하므로, 전류 증가가 회로 속도 향상으로 그대로 이어지지는 않습니다.

넓은 Sheet는 큰 Load를 구동하는 데 유리하고, 좁은 Sheet는 면적과 Switching Energy를 줄이는 데 유리할 수 있습니다. 그래서 최적의 폭은 하나의 숫자가 아니라 성능·전력·면적과 제조 가능성 사이에서 정해지는 설계 결과입니다.

참고 자료

• Loubet et al., Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET, VLSI Technology 2017
• Jang et al., Device Exploration of Nanosheet Transistors for Sub-7-nm Technology Node, IEEE TED 2017
• Bae et al., 3nm GAA Technology featuring Multi-Bridge-Channel FET, IEDM 2018
• imec, Outer-wall forksheet: bridging nanosheet and CFET